JPH0213148A - スクランブル回路 - Google Patents
スクランブル回路Info
- Publication number
- JPH0213148A JPH0213148A JP63163858A JP16385888A JPH0213148A JP H0213148 A JPH0213148 A JP H0213148A JP 63163858 A JP63163858 A JP 63163858A JP 16385888 A JP16385888 A JP 16385888A JP H0213148 A JPH0213148 A JP H0213148A
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- JP
- Japan
- Prior art keywords
- period
- signal
- gate
- frame length
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 14
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルデータ伝送の分野で用いられるリセ
ット型スクランブル回路に関するものである。
ット型スクランブル回路に関するものである。
従来のこの種のスクランブル回路を用いたデータ伝送シ
ステムを第２図に示す。同図において、２０１はＭ系列
（Ｍａｘｉｍｕｍ ｐｅｒｉｏｄ ５ｅｑｕｅｎｃｅ
）発一 生回路であり、（２１）周期でＭ系列を発生するためシ
フトレジスタ２０２とＥＸ −ＯＲゲート２０３とから
なり、シフトレジスタ２０２の最終段とその前段との排
他的論理和演算をＥＸ−ＯＲゲート２０３で行って、そ
の出力信号をシフトレジスタ２０２の初段へ戻すように
構成される。
ステムを第２図に示す。同図において、２０１はＭ系列
（Ｍａｘｉｍｕｍ ｐｅｒｉｏｄ ５ｅｑｕｅｎｃｅ
）発一 生回路であり、（２１）周期でＭ系列を発生するためシ
フトレジスタ２０２とＥＸ −ＯＲゲート２０３とから
なり、シフトレジスタ２０２の最終段とその前段との排
他的論理和演算をＥＸ−ＯＲゲート２０３で行って、そ
の出力信号をシフトレジスタ２０２の初段へ戻すように
構成される。
２０４は伝送すべき原ディジタル信号が与えられる入力
端子である。この原ディジタル信号とシフトレジスタ２
０２の最終段の出力信号とがＥＸ−ＯＲゲート２０５に
て排他的論理和演算され、その出力信号が伝送路２０６
を介して送出される。
端子である。この原ディジタル信号とシフトレジスタ２
０２の最終段の出力信号とがＥＸ−ＯＲゲート２０５に
て排他的論理和演算され、その出力信号が伝送路２０６
を介して送出される。
二のようにしてランダム化した信号を送出する側をスク
ランブラ、この受取る側をデスクランブラと呼ぶことと
すると、この間で同期をとるためリセット端子２０８か
らシフトレジスタ２０２の各段へフレーム同期位置でリ
セット信号を与え、原ディジタル信号がそのまま（つま
り、フレーム同期信号がそのまま）伝送されるようにし
ている。
ランブラ、この受取る側をデスクランブラと呼ぶことと
すると、この間で同期をとるためリセット端子２０８か
らシフトレジスタ２０２の各段へフレーム同期位置でリ
セット信号を与え、原ディジタル信号がそのまま（つま
り、フレーム同期信号がそのまま）伝送されるようにし
ている。
一方、デイスクランブラ側では同期検出回路２０９によ
り伝送路２０６を介して送られてくるフレーム同期信号
を検出し、検出時にリセット信号をアクティブとしてシ
フトレジスタ２１０の各段をリセットする。シフトレジ
スタ２１０とＥＸＯＲゲート２１１とはスクランブラ側
と同様にＭ系列発生回路２１２を構成し、このＭ系列発
生回路２１２の出力信号（シフトレジスタ２１０の最終
段の出力信号）と伝送路２０６から到来する信号とはＥ
Ｘ −ＯＲゲート２１３で排他的論理和演算をほどこさ
れ、原ディジタル信号に戻す処理が行われる。
り伝送路２０６を介して送られてくるフレーム同期信号
を検出し、検出時にリセット信号をアクティブとしてシ
フトレジスタ２１０の各段をリセットする。シフトレジ
スタ２１０とＥＸＯＲゲート２１１とはスクランブラ側
と同様にＭ系列発生回路２１２を構成し、このＭ系列発
生回路２１２の出力信号（シフトレジスタ２１０の最終
段の出力信号）と伝送路２０６から到来する信号とはＥ
Ｘ −ＯＲゲート２１３で排他的論理和演算をほどこさ
れ、原ディジタル信号に戻す処理が行われる。
〔発明が解決しようとする課題〕
しかしながら上記従来技術によると、Ｍ系列発生回路は
ディジタル信号のフレーム同期信号の位置でリセットさ
れるため、スクランブルの周期はフレーム長と同じＮビ
ットとなり、フレーム長Ｎが短いときにはスクランブル
の周期が短くランダム化か不十分となり、スクランブル
による所期の目的を達成することができないという問題
点が発生していた。
ディジタル信号のフレーム同期信号の位置でリセットさ
れるため、スクランブルの周期はフレーム長と同じＮビ
ットとなり、フレーム長Ｎが短いときにはスクランブル
の周期が短くランダム化か不十分となり、スクランブル
による所期の目的を達成することができないという問題
点が発生していた。
そこで本発明は、フレーム長Ｎが短い場合でも的確にス
クランブルがなされてランダム化が十分となり、スクラ
ンブルの所期の目的を達成することのできるスクランブ
ル回路を提供することを目的とする。
クランブルがなされてランダム化が十分となり、スクラ
ンブルの所期の目的を達成することのできるスクランブ
ル回路を提供することを目的とする。
本発明に係るスクランブル回路は、フレーム長Ｎのディ
ジタル信号とこのディジタル信号をランダム化するため
のディジタル信号との排他的論理和演算を行うＥＸ−Ｏ
Ｒゲートと、上記ランダム化するためのＭ系列のディジ
タル信号をフレーム長Ｎ以上の周期りで発生させるＭ系
列発生回路と、フレーム長Ｎのディジタル信号のフレー
ム同期信号を送出するタイミングではゼロを他のタイミ
ングではＭ系列発生回路の出力をＥＸ−ＯＲゲートへ与
える選択手段と、Ｍ系列発生回路をＮｘＫ（≧Ｌ）の周
期でリセットするリセット手段とを備えたことを特徴と
する。
ジタル信号とこのディジタル信号をランダム化するため
のディジタル信号との排他的論理和演算を行うＥＸ−Ｏ
Ｒゲートと、上記ランダム化するためのＭ系列のディジ
タル信号をフレーム長Ｎ以上の周期りで発生させるＭ系
列発生回路と、フレーム長Ｎのディジタル信号のフレー
ム同期信号を送出するタイミングではゼロを他のタイミ
ングではＭ系列発生回路の出力をＥＸ−ＯＲゲートへ与
える選択手段と、Ｍ系列発生回路をＮｘＫ（≧Ｌ）の周
期でリセットするリセット手段とを備えたことを特徴と
する。
本発明のスクランブル回路は、以上の通りに構成される
ので、Ｍ系列の発生周期りをフレーム長Ｎ以上とするこ
とによりランダム化を十分とすることが可能となるとと
もに、Ｍ系列発生回路のリセットをＮ×Ｋ （≧Ｌ）と
にフレームに１度行ってスクランブラとデスクランブラ
の同期を確保することが可能になり、ランダム化か不十
分となる要因であるリセット回数が減ることになる。
ので、Ｍ系列の発生周期りをフレーム長Ｎ以上とするこ
とによりランダム化を十分とすることが可能となるとと
もに、Ｍ系列発生回路のリセットをＮ×Ｋ （≧Ｌ）と
にフレームに１度行ってスクランブラとデスクランブラ
の同期を確保することが可能になり、ランダム化か不十
分となる要因であるリセット回数が減ることになる。
以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例に係るスクランブル回路を用い
たデータ伝送システムのブロック図である。
１図は本発明の一実施例に係るスクランブル回路を用い
たデータ伝送システムのブロック図である。
同図において、１０１はＭ系列発生回路であり、（２Ｐ
−１）周期てＭ系列を発生させるため、Ｐ段のシフトレ
ジスタ１０２とＥＸ−ＯＲゲート１０３とからなり、シ
フトレジスタ１０２の最終段と、その前段との排他的論
理和演算をＥＸ−ＯＲゲート１０３で行って、その出力
信号をシフトレジスタ１０２の初段へ戻すように構成さ
れる。
−１）周期てＭ系列を発生させるため、Ｐ段のシフトレ
ジスタ１０２とＥＸ−ＯＲゲート１０３とからなり、シ
フトレジスタ１０２の最終段と、その前段との排他的論
理和演算をＥＸ−ＯＲゲート１０３で行って、その出力
信号をシフトレジスタ１０２の初段へ戻すように構成さ
れる。
１０４は伝送すべき原ディジタル信号が与えられる入力
端子である。この原ディジタル信号とアンドゲート１０
５を介したシフトレジスタ１０２の最終段の出力信号と
はＥＸ−ＯＲゲート１０６にて排他的論理和演算され、
その出力が伝送路１０９を介して送出される。
端子である。この原ディジタル信号とアンドゲート１０
５を介したシフトレジスタ１０２の最終段の出力信号と
はＥＸ−ＯＲゲート１０６にて排他的論理和演算され、
その出力が伝送路１０９を介して送出される。
上記において、Ｍ系列発生手段１０１は（２１１１）ビ
ットの周期でＭ系列発生を行うもので、フレーム長Ｎよ
り大きな周期でＭ系列発生を行う。
ットの周期でＭ系列発生を行うもので、フレーム長Ｎよ
り大きな周期でＭ系列発生を行う。
アンドゲート１０５の他方の入力端子りは入力端子１０
７を介してフレーム同期位置信号（Ｌアクティブ）が与
えられる。従って、入力端子１０４から与えられる原デ
ィジタル信号にフレーム同期信号が登場するタイミング
では、フレーム位置信号がアクティブとされることから
アンドゲート１０５の出力がＬレベルとなり、ＥＸ−Ｏ
Ｒゲート１０６を通過する信号はフレーム同期信号とな
る。このようにアンドゲート１０５は選択手段を構成す
る。また、シフトレジスタ１０２の各−段には、リセッ
ト端子１０８を介して図示しないリセット手段からＮ×
Ｋ （≧１−２”−１） の８期でシフトレジスタ１０
２をリセットするためのリセット信号が与えられる。
７を介してフレーム同期位置信号（Ｌアクティブ）が与
えられる。従って、入力端子１０４から与えられる原デ
ィジタル信号にフレーム同期信号が登場するタイミング
では、フレーム位置信号がアクティブとされることから
アンドゲート１０５の出力がＬレベルとなり、ＥＸ−Ｏ
Ｒゲート１０６を通過する信号はフレーム同期信号とな
る。このようにアンドゲート１０５は選択手段を構成す
る。また、シフトレジスタ１０２の各−段には、リセッ
ト端子１０８を介して図示しないリセット手段からＮ×
Ｋ （≧１−２”−１） の８期でシフトレジスタ１０
２をリセットするためのリセット信号が与えられる。
デスクランブラ側には伝送路１０９から到来する所定の
フレーム同期信号を検出し、検出した場合にアンドゲー
ト１１０へＬレベルの検出信号を送出し、この検出した
回数かに回となる毎に信号線１１１ヘリセット信号を送
出し、シフトレジスタ１１４の各段をリセットするため
の同期検出回路１１３が設けられている。シフトレジス
タ１１４とＥＸ−ＯＲゲート１１５とはスクランブラ側
と同様にＭ系列発生回路１１６を構成する。
フレーム同期信号を検出し、検出した場合にアンドゲー
ト１１０へＬレベルの検出信号を送出し、この検出した
回数かに回となる毎に信号線１１１ヘリセット信号を送
出し、シフトレジスタ１１４の各段をリセットするため
の同期検出回路１１３が設けられている。シフトレジス
タ１１４とＥＸ−ＯＲゲート１１５とはスクランブラ側
と同様にＭ系列発生回路１１６を構成する。
Ｍ系列発生回路１１６のシフトレジスタ１１４の最終段
の出力信号はアンドゲート１１０の他方の入力端子へ与
えられる。
の出力信号はアンドゲート１１０の他方の入力端子へ与
えられる。
同期検出回路１１３がフレーム同期信号を検出しない限
りはアンドゲート１１０はＭ系列発生回路１１６の出力
を通過させるから、この出力信号と伝送路１０９を介し
て到来するランダム化されたディジタル信号とがＥＸ−
ＯＲゲート１１７で排他的論理和演算され、原ディジタ
ル信号が再生される。
りはアンドゲート１１０はＭ系列発生回路１１６の出力
を通過させるから、この出力信号と伝送路１０９を介し
て到来するランダム化されたディジタル信号とがＥＸ−
ＯＲゲート１１７で排他的論理和演算され、原ディジタ
ル信号が再生される。
上記において、１１段のシフトレジスタ１０２でＬ−（
２１−）２０４７ビツトの周期でＭ系列が発生されるか
ら、フレーム長Ｎを４０ビツトとし、Ｋを５２とすれば
シフトレジスタ１０２の各段がリセットされるのは（４
０Ｘ５２−）２０８０ビツトの周期となってＭ系列発生
の周期りより以上となり、十分にランダム化された伝送
データを得ることができる。なお、従来ではフレーム長
Ｎ毎にリセットされるので、上記例では４０ビツト毎に
リセットされ十分にランダム化されないことがわかる。
２１−）２０４７ビツトの周期でＭ系列が発生されるか
ら、フレーム長Ｎを４０ビツトとし、Ｋを５２とすれば
シフトレジスタ１０２の各段がリセットされるのは（４
０Ｘ５２−）２０８０ビツトの周期となってＭ系列発生
の周期りより以上となり、十分にランダム化された伝送
データを得ることができる。なお、従来ではフレーム長
Ｎ毎にリセットされるので、上記例では４０ビツト毎に
リセットされ十分にランダム化されないことがわかる。
なお４本実施例では１１段のシフトレジスタ１０２とＥ
Ｘ−ＯＲゲート１０３とを第１図の如く構成してＭ系列
発生回路１０１を得たが、Ｍ系列発生回路はこの構成に
よらなくてもよく、フレーム長Ｎ以上の周期でＭ系列を
発生させるものであればよい。
Ｘ−ＯＲゲート１０３とを第１図の如く構成してＭ系列
発生回路１０１を得たが、Ｍ系列発生回路はこの構成に
よらなくてもよく、フレーム長Ｎ以上の周期でＭ系列を
発生させるものであればよい。
以上、詳細に説明したように本発明では、Ｍ系列発生回
路の周期をフレーム長以上とし、かつこのフレーム長Ｎ
のに倍の周期で上記Ｍ系列発生回路をリセットするので
、ランダム化が十分となりスクランブルの所期の目的を
達成することができる。
路の周期をフレーム長以上とし、かつこのフレーム長Ｎ
のに倍の周期で上記Ｍ系列発生回路をリセットするので
、ランダム化が十分となりスクランブルの所期の目的を
達成することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例に係るスクランブル回路を
用いたデータ伝送システムの構成図、第２図は、従来の
スクランブル回路を用いたデータ伝送シスムテムの構成
図である。 １０１．１０６・・・Ｍ系列発生回路、１０２゜１１４
・・・シフトレジスタ、１０３，１０６゜１１５．１１
７・・・ＥＸ−ＯＲゲート、１０５゜１１０・・・アン
ドゲート、１０９・・・伝送路、１１３・・・同期検出
回路。 特許出願人 住友電気工業株式会社
用いたデータ伝送システムの構成図、第２図は、従来の
スクランブル回路を用いたデータ伝送シスムテムの構成
図である。 １０１．１０６・・・Ｍ系列発生回路、１０２゜１１４
・・・シフトレジスタ、１０３，１０６゜１１５．１１
７・・・ＥＸ−ＯＲゲート、１０５゜１１０・・・アン
ドゲート、１０９・・・伝送路、１１３・・・同期検出
回路。 特許出願人 住友電気工業株式会社
Claims (1)
- フレーム長Ｎのディジタル信号とこのディジタル信号を
ランダム化するためのディジタル信号との排他的論理和
演算を行うＥＸ−ＯＲゲートと、前記ランダム化するた
めのＭ系列のディジタル信号を前記フレーム長Ｎ以上の
周期Ｌで発生させるＭ系列発生回路と、フレーム長Ｎの
前記ディジタル信号のフレーム同期信号を送出するタイ
ミングではゼロを他のタイミングでは前記Ｍ系列発生回
路の出力を前記ＥＸ−ＯＲゲートへ与える選択手段と、
前記Ｍ系列発生回路をＮ×Ｋ（≧Ｌ）の周期でリセット
するリセット手段とを備えたことを特徴とするスクラン
ブル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163858A JPH0213148A (ja) | 1988-06-30 | 1988-06-30 | スクランブル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163858A JPH0213148A (ja) | 1988-06-30 | 1988-06-30 | スクランブル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0213148A true JPH0213148A (ja) | 1990-01-17 |
Family
ID=15782095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163858A Pending JPH0213148A (ja) | 1988-06-30 | 1988-06-30 | スクランブル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0213148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661707A (en) * | 1993-11-30 | 1997-08-26 | Victor Company Of Japan, Ltd. | Method and apparatus for recording an information signal with scrambling thereof |
| US5949750A (en) * | 1993-11-30 | 1999-09-07 | Victor Company Of Japan, Ltd. | Method and apparatus for recording an information signal with scrambling thereof |
-
1988
- 1988-06-30 JP JP63163858A patent/JPH0213148A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661707A (en) * | 1993-11-30 | 1997-08-26 | Victor Company Of Japan, Ltd. | Method and apparatus for recording an information signal with scrambling thereof |
| US5771215A (en) * | 1993-11-30 | 1998-06-23 | Victor Company Of Japan, Ltd. | Method and apparatus for recording an information signal with scrambling thereof |
| US5862115A (en) * | 1993-11-30 | 1999-01-19 | Victor Company Of Japan, Ltd. | Method and apparatus for recording an information signal with scrambling thereof |
| US5949750A (en) * | 1993-11-30 | 1999-09-07 | Victor Company Of Japan, Ltd. | Method and apparatus for recording an information signal with scrambling thereof |
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