JPH02131294A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はメモリ等に記録された楽音波形を読み出し楽音
信号を発生する電子楽器であって、波形演算を行う周期
とその波形データが出力される周期が異なるも電子楽器
に関する。

従来の技術 近年の電子楽器は楽音発生においてより自然な楽音を発
生するために、或はより様々な楽音を発生するために、
ディジタル的に波形データを合成するものが増えている
。そのような電子楽器を第５図に示し、その説明を行う
（例えば特開昭５９−１９５２８３号公報）。

キーアサイナ１００がキースイッチ１０１を検索し、押
鍵離鍵に応じて鍵データＫＣと、押鍵データＫＯＮを発
生する。一方タイミング発生器１０４がこのシステム全
体を制御するための各種タイミング信号をφ−をマスタ
クロブクとして発生している。鍵データＫＣに応じて周
波数データ発生器１０２が周波数データを発生する。位
相データ発生器１０３は周波数データに応じて位相デー
タとキャリー信号ＣＡを発生する。位相データはラッチ
１０５に、押鍵データＫＯＮはラッチ１０６に書き込ま
れ、．楽音発生回路１０８に与えられる。

楽音発生回路１０８では、所定のタイミングに同期して
各チャンネルの楽音データが発生される。

一方、キャリー信号ＣＡはラッチ１０７にタイミング信
号ＳＴＢ，によって書き込まれる。

ここで、楽音発生回路１０８の演算タイミングは第２図
（Ａ）のようなタイミングとなっており、キャリー信号
ＣＡは出力すべき楽音のサンプリング周波数と同じレー
トで音発生回路１０８の演算タイミングと同期して発生
される（第２図（Ｃ）参照）。

ラッチ１０７に書き込まれたキャリー信号は遅延器１０
９によって出力すべきサンプリングレートのパルスにな
るよう遅延され（第２図（Ｅ）参照）、リードパルスＲ
Ｐ．とじてサンプリング回路１３０〜１３３に与えられ
る。一方、楽音発生回路１０８にて合成された楽音デー
タはＤ／Ａ変換器１１０にてアナログ信号に変換された
後サンプルホールド回路１２０〜１２３に与えられる。

サンプルホールド回路１２０〜１２３は、アナ口グスイ
ッチ１１１、コンデンサ１１４、バッファアンプ１１２
よりなっており、タイミング発生器１０４で発生された
ライトパルスＷＲｎ（第２図（Ｂ）参照）によってＤ／
Ａ変換器１１０出力のサンプルホールドを行う。故に、
例えば、サンプルホールド回路１２２の出力波形は第２
図（Ｄ）のとおりになる。

この出力がサンプリング回路１３２においてリードバル
スＲＰ２によってサンプリングされ、第２図（Ｆ）に示
すような周期の楽音波形となって出力されるものである
。次いで、各サンプリング回路１３０〜１３３から出力
された楽音波形がアナログ加算回路１４０にて加算され
スピーカ１４２より出力される。

発明が解決しようとする課題 しかしながら上記のような構成では、コンデンサにアナ
ログ的にデータを蓄えているため、外界のノイズの影響
を受け易＜、シかもリーク等による歪の発生もあり、ま
た、コンデンサはＩＣ化が難しいという問題点があった
。

本発明は上記の問題点に鑑み、ＩＣ化が容易でしかもリ
ーク等の問題もなく、シかも外乱を受けにくい電子楽器
を提供するものである。

課題を解決するための手段 この目的を達成するために本発明による電子楽器は、予
めチャンネルごとに設けられた第１のレートで時分割的
に各チャンネルの波形データを発生し、第１のレ，一ト
より低速の第２のレートで前記波形データを出力するよ
うにした各チャンネルごとに第１、第２のディジタルメ
モリを備え、第１のレートで第１のディジタルメモリに
波形データを書き込み、第２のレートで第１のディジタ
ルメモリの内容を第２のディジタルメモリに書き込むよ
うにし、各チャンネルごとの第２のディジタルメモリの
内容を加算し、この加算結果をデシメーシ日冫フィルタ
によりサンプリング周波数のデシメーシロンを行った後
Ｄ／Ａ変換するようにしたものである。

作用 上記のようにコンデンサ等のアナログ素子を用いず、デ
ィジタル的に各チャンネルより出力される楽音データを
加算した後Ｄ／Ａ変換するようにしたため、外乱による
影響を受けに＜《、シかも容易にＬＳＩ化が可能となり
、回路規模全体を小型化することが出来るものである。

実施例 以下図面に基づき本発明の説明を行う。

第１図は本発明による電子楽器の実施例である。

この図を説明すると、１は波形発生回路であり、クロッ
クφをマスタクロックとして、従来例として述べたとこ
ろの各楽音発生チャンネルに対応する楽音データと、リ
ードパルスＲＰｎ１　　ライトパルスＷＰｎを出力する
回路である。楽音データは端子ＤＯＵＴより出力される
。２〜７はラッチであり、入力データをクロック信号に
よりラッチする。８は加算器であり、入力される８個の
データを加算し出力する。９はデシメーシロン用のディ
ジタルフィルタである。ここでは、伝達関数Ｈ　（ｚ）
が式（ｌ）で与えられる様なくし型フィルタとなってお
り、フィルタリングとともに４＝　１のデシメーション
を行う。

１１はＤ／Ａ変換器であり、入力されるディジタル信号
をアナログ信号に変換し出力する。

次いで第１図の動作についてチャンネルＯを例にとって
説明する。チャンネルＯでは第２図（Ａ）におけるＯの
タイムスロットで演算が行われている。

タイムスロット０で出力される楽音データをライトパル
スＷＰｓでラッチ２に書き込む（第２図（Ｂ））。ラッ
チ２の出力データは第２図（Ｄ）のとおりとなる。ラッ
チ２の出力をラッチ３がリードパルスＲＰＧ（第２図（
Ｅ））により取り込むので、ラッチ３出力は第２図（Ｆ
）のとおりとなる。つまり、各音名に応じたサンプリン
グ周波数で楽音データが変化するようになっている。ラ
ッチ４，５、ラッチ６，７においても同様にして第２図
（Ｆ）に相当する楽音データが得られる。これらの楽音
データを加算器８がディジタル的に加算して出力し、デ
ィジタルフ≧ルタ９に与えられる。

ここで、波形発生回路１に与えられるマスタクロックφ
が８ＭＨｚ，　　リードパノレスＲＰｎのサンプリング
周波数が１５〜３１ｋＨｚであったとすると、ラッチ３
〜７により楽音データは０次ホールドされる形になって
いる。故にアパーチャ効果によってその出力スペクトル
は高域になるにつれて減衰し、ディジタルフィルタ９の
入力サンプリング周波数が８　Ｍｌｌｚであるので、そ
の再生帯域の上限である４ＭＨｚ付近では少なくとも約
４８ｄＢ１２Ｍｌｌｚ付近では約４２ｄＢ減衰している
。また、ディジタルフィルタ９では伝達関数が（１）式
のとおりであるので、フィルタにより２　ＭＨｚ付近で
約７８ｄＢ以上更に減衰する。故に双方で１２０ａｏ減
衰するため、可聴帯域への折返しスペクトルの影響をほ
とんど受けること無くデシメーシロンを行なうことが出
来る。

以上のようにしてサンプリング周波数がφ／４となった
楽音データがＤ／Ａ変換器１１に与えられ、アナログ信
号に変換されて出力される。

ここで、リードバルスＲＰｎはマスタクロックφを分周
して発生されているため、その分解能は１／φである。

つまり、マスタクロックφとして８ＭＨｚのクロック信
号を用いているのでリードバルスＲＰｎは１２５ｎｓの
分解能を有している。また、仮に各チャンネルから出力
される楽音データとして、ダイナミックレンジとして８
０ｄＢ必要であるとすれば、１３ビット出力となり、加
算器８の出力は１６ビットとなる。ディジタルフィルタ
９の利得を１となるよう，に設計すれば、ディジタルフ
ィルタ９によりＤ／Ａ変換器１１にはサンプリング周期
５００ｎｓで楽音データが与えられているので、Ｄ／Ａ
変換器１１は５　０　０　ｎｓで１６ビットのディジタ
ル信号の変換を行うものを用いればよい。ちなみに、そ
のようなＤ／Ａ変換器としてはバーブラウン社のＰＣＭ
５Ｂが使用可能である。また、ラッチ３〜７の出力とし
てを１６ビットとして、加算器８出力を１９ビットとし
、その内の上位１６ビットをディジタルフィルタ９に与
えるようにしてもよい。

このように構成することにより、アナログ部分が殆どな
くなり、しかもＤ／Ａ変換器も高速動作を必要とするこ
となく楽音信号を発生することが出来る。

第３図はディジタルフィルタ９の具体例を示すブロック
図である。この図において、２ｏは４段のシフトレジス
タ、２１．２２は加算器、２３は１段のシフトレジスタ
である。このように構成することにより、高速で動作す
る式（２）に示す伝達関数を有するくし型フィルタが構
成できる。

コノフィルタを２段直列に接続するとディジタルフィル
タ９と同様の特性が得られる。

第４図はディジタルフィルタ９の他の具体例を示すブロ
ック図である。この図においては、式（３）の伝達関数
を有する２：　１のデシメーシｉンを行うデシメーシ日
ン用ディジタルフィルタを３段接続してデシメーシロン
を行っている。

このように構成することにより、より小規模のハードウ
エアで８：　１のデシメーシーンを行うディジタルフィ
ルタを構成することが出来る。

なお、ディジタルフィルタ９におけるデシメーシ日冫の
比については、何も４：　１に限ったものではなく、８
：　１あるいは１６：　１でも良いものである。また、
第１図においては、加算器８の出力を直接Ｄ／Ａ変換器
１１に入力しているが、マスタク口ックφをクロックと
するラッチを介してＤ／Ａ変換器１１に入力するように
しても良いことは言うまでもない。また、加算器８につ
いては、８個の入力の和をとるものであればどのような
ものであってもよく、 （（Ａ　＋　Ｂ　）＋　（Ｃ　＋　Ｄ　））＋　（（　
Ｅ　＋　Ｆ　）＋　（Ｇ　＋　Ｈ　））の形であっても （（（（（（（Ａ＋Ｂ）＋Ｃ）＋Ｄ）＋Ｅ）＋Ｆ）＋Ｇ
）＋Ｈ）の形であってもよく、無論パイプライン処理を
用いたものでもよいものである。

発明の効果 以上のべたように本発明は、予めチャンネルごとに設け
られた第１のレートで時分割的に各チャンネルの波形デ
ータを発生し、第１のレートより低速の第２のレートで
前記波形データを出力するようにするとともに、各チャ
ンネルごとに第１、第２のディジタルメモリを備え、第
１のレートで第１のディジタルメモリに波形データを書
き込み、第２のレートで第１のディジタルメモリの内容
を第２のディジタルメモリに書き込むようにし、各チャ
ンネルごとの第２のディジタルメモリの内容を加算し、
この加算結果をデシメーションフィルタによりサンプリ
ング周波数のデシメーシ日ンを行った後Ｄ／Ａ変換する
ようにしたことにより、外乱による影響を受けに《＜、
また従来のようにコンデンサ等のアナログ素子を用いて
いないためＬＳＩ化が可能となり、回路規模全体を小型
化することが出来、しかもＤ／Ａ変換器として高速動作
を必要としないという優れた効果を有するものである。

【図面の簡単な説明】

第１図は本発明による電子楽器の実施例を示すブロック
図、第２図は本発明による実施例の動作を示すタイミン
グ図、第３図は本発明で用いたディジタルフィルタを示
すブロック図、第４図は本発明で用い得る他のディジタ
ルフィルタ鳳を示すブロック図、第５図は従来の電子楽
器を示すブロック図である。 １・・・波形発生回路、　　２〜７・・・ラッチ、　　
８・・・加算器、　　９・・・ディジタルフィルタ、　
　１１・・・Ｄ／Ａ変換器。 代理人の氏名．弁理士　粟野　重孝　はか１名第 図 第 図

Claims (1)

【特許請求の範囲】
1. 予めチャンネルごとに設けられた第１のレートで時分割
   的に各チャンネルの波形データを発生し、前記第１のレ
   ートより低速の第２のレートで前記波形データを出力す
   るようにした電子楽器であって、各チャンネルごとに第
   １、第２のディジタルメモリを備え、前記第１のレート
   で前記第１のディジタルメモリに波形データを書き込み
   、前記第２のレートで前記第１のディジタルメモリの内
   容を前記第２のディジタルメモリに書き込むようにし、
   前記各チャンネルごとの第２のディジタルメモリの内容
   を加算し、この加算結果をデシメーシヨンフィルタによ
   りサンプリング周波数のデシメーシヨンを行った後Ｄ／
   Ａ変換するようにしたことを特徴とする電子楽器。