JPH0212533A - 多数決回路手段と一致回路手段と自己検査手段とを組合わせて含む装置 - Google Patents
多数決回路手段と一致回路手段と自己検査手段とを組合わせて含む装置Info
- Publication number
- JPH0212533A JPH0212533A JP1112804A JP11280489A JPH0212533A JP H0212533 A JPH0212533 A JP H0212533A JP 1112804 A JP1112804 A JP 1112804A JP 11280489 A JP11280489 A JP 11280489A JP H0212533 A JPH0212533 A JP H0212533A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic
- self
- output
- majority
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000007689 inspection Methods 0.000 title 1
- 238000012544 monitoring process Methods 0.000 claims abstract description 8
- 238000012360 testing method Methods 0.000 claims description 66
- 238000001514 detection method Methods 0.000 claims description 3
- 230000008901 benefit Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011217 control strategy Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
Abstract
め要約のデータは記録されません。
Description
装置の信頼性を大いに増加させるための、新規の装置と
方法とに関する。特に、ディジタル回路の有効な動作を
モニタするための装置と方法とに関する。その装置は従
来の多数決および一致回路、および付加的なテスト回路
を含み、最後のものは故障に備えて連続してそれ自体や
、多数決回路や一致回路をチエツクするように機能する
。
計算の信頼性を高めるために用いられる最も一般的な技
術の1つは、クリティカルな論理機能を提供するそれら
の回路を三重化することである。多数決回路を介して三
重化された回路の出力を適用することは、三重化された
回路の出力値の最も一般的なものを決定するのに、最も
しばしば用いられる。この決定は、典型的には、出力値
のうち最も一般的な2つまたは3つのものを決定し、そ
の値を多数決回路の出力として送ることによって達成さ
れる。関連技術の多数決機構を伴なえば、3つの三重化
された回路のうちのいずれが障害を起こしても正しい多
数決回路の出力値が発生されるであろう。多数決がすべ
ての一致であるかどうか、すなわち、すべての3つの2
進の入力が同じであるのかどうか、または、3つの三重
化された回路の出力のうち2つだけが一致したのかどう
かを決定するために、付加的な回路が多数決回路ととも
にしばしば用いられる。この最後の状態は、三重化され
た回路のうちの1つが障害を起こしたことを示す。この
状態は、2つの残余の障害のない回路のいずれかが障害
を起こせば、それが潜在的に検出不可能で致命的な故障
状態を表わすので、典型的には誤り制御論理および/ま
たはソフトウェアに提示される。
高めるための多数決回路および一致回路の使用における
1つの基本的な制約は、テスト回路が、テスト回路自体
が障害を起こしたかどうかを決定できないことである。
、故障しやすく、そのような故障は、故障検出技術にお
ける重要な信頼性の要因を表わす。
、バイトのまたはワードの各々のビットをチエツクする
ために用いられる、並行する組のそのような回路にも及
ぶ。それから、複合の誤り信号が、こうしてテストされ
たビットから形成されるかもしれない。再び、複合の誤
り信号回路を含む、各々の多数決および一致回路のいず
れかが障害を起こし、検出されないかもしれない。
めの、非常に信頼性の高い自己検査装置、より特定的に
は、多数決回路、一致回路およびそれ自体の故障を連続
してチエツクする装置の必要性が理解されるはずである
。したがって、添付の図面と関連する特許請求の範囲に
よって規定される、この発明の範囲に加えて、「発明の
要約」および「好ましい実施例の詳細な説明」を参照す
ることによって、この発明のより十分な理解がなされる
であろう。
て、前掲の特許請求の範囲によって規定される。この発
明を要約すると、この発明は、各々が、三重化された回
路の出力を入力として受取る多数決回路手段と一致回路
手段とをモニタするための自己検査論理装置を含む。多
数決回路手段の出力状態は、多数決回路手段の入力論理
値の多数のものに対応する。一致回路手段の出力状態は
、三重化された回路の出力のすべてが一致するかどうか
を表わす。
た三重化されたディジタル回路の出力から形成さtL6
EXcLUsIVE ORa[と、第1(7)EXC
LUSIVE OR,多数決回路、および一致回路の
出力から形成される別のEXCLUSIVE OR機
能を含む。出力状態ビットは、この最後の排他的「0「
」自己検査回路によって発生される。検査回路入力を提
供する3回路が正しく動作している限り、出力状態ビッ
トの値は、単一の予め定められた出力論理値のままであ
り、正しい動作を表わす。しかしながら、その入力回路
のいずれかが障害を起こし、それによって間違った出力
を発生すると、この出力状態値は逆になる。
テスト信号が最終の自己検査テスト回路に周期的に与え
られる。このテスト信号は、自己検査回路が、別個の動
作として、周期的にテストされることを可能にし、それ
によって、自己検査回路の有効な動作を確実にする。
査回路を含むように拡げられてもよい。
々のビットの、正しい発生をモニタするために用いられ
る。ここでは、一致回路の出力は、回路の問題の単一の
表示を与えるために、−緒に「OR処理され」、一方、
各々のビットからの故障を示す論理信号は、テストされ
るワードまたはバイト内の単一のビットの故障の最終表
示を提供するため(7)EXCLUSIVE OR回
路ヘノ入力である。各々の個々のビット回路内の最終E
XCLUSIVE OR回路のためになされるのと同
様、「故障なし」状態におけるスタックのために自己検
査動作をチエツクするためにテスト信号がこの最終EX
CLUSIVE OR回路に与えられる。
たディジタル回路の最終の出ツ」および状態を決定する
多数決および一致回路を用いる新規の自己検査回路を提
供することによって、クリティカルな論理機能の信頼性
を高めることである。
理機能の出力の信頼性を高めることが、この発明の利点
である。
規の自己検査ディジタル回路(多数決回路が正しく動作
する限り、自己検査回路は通常は1つの状態にある)を
提供し、かつ通常の1つの状態の故障におけるスタック
をチエツクする入力テストの提供を、付加的に提供する
ことである。
トと自己検査回路自体が、その動作性をテストされる、
個々の多数決および一致回路とともに用いるための二重
の自己検査回路を提供することである。
特徴および利点のいくつかを略述する。
のより重要な目的、特徴および利点のいくつかを示すと
解釈されるべきである。開示された発明を異なる態様で
適用することによって、または、発明を開示の範囲内で
修正することによって、多くの他の有益な結果を得るこ
とができる。後に続くこの発明の詳細な説明がよりよく
理解され、それゆえ、技術に対するこの貢献がより十分
に認められ得るために、要約は、この発明のより適切な
かつ重要な特徴を、かなり広範囲に略述する。
の特許請求の範囲の主題を形成するであろう。開示され
た特定の実施例の概念が、この発明と同じ目的を実行す
るための他の装置を修正または開発するための基礎とし
て容易に用いられることができるということが、当業者
によって理解されるべきである。そのような同等の構造
が、前掲の特許請求の範囲において述べられるこの発明
の趣旨および範囲から外れないということまた、当業者
によって認識されるべきである。
て進むにつれて、この発明のさらなる目的、特徴および
利点が明らかとなるであろう。
好ましい実施例を含む、回路5.6.9および12の組
合わせが示される。第1図は、特に図示されないソース
回路から同一の入力論理信号を受取る、3つの同一の三
重化されたディジタル回路1.2および3を示す。三重
化論理回路1.2および3は、各々、それぞれ信号出力
07.02および0.を発生し、それらは、多数決回路
5、−数回路6および3入力EXCLUSIVE O
R回路9に、入力として与えられる。多数決回路5は、
論理式V=O+ 02 +OI Oa +Q。0゜によ
って機械化され、この機械化によって表わされる特定の
実施例は、当業者には周知である。等式によれば、多数
決回路5は、3つの入力信号値をとり、それらの値の多
数値、つまり3の中の2または3の中の3のいずれかを
選択して、多数決回路5の出力信号■を得る。
かどうかを決定する。したがって、−数回路6は、その
入力(すなわち、三重化された末端の回路の信号出力0
+ 、02および0.)が同一(すべてが「1」または
すべてが「0」のいずれか)のときはハイまたは「1」
、または、回路6の3つの入力の2つだけが一致すると
きにはローまたは「0」に相当する信号Uを出力する。
て、以下の論理式U−0,0,,03+O’Q/ 2Q
J 、を特徴とすることができる。
て参照数字5で示されるような多数決回路は、計算シス
テムにおいて、または、フォールトトレランスがクリテ
ィカルである他の適用において、クリティカルな論理機
能の高められた信頼性を提供するために用いられること
ができる。より特定的には、三重化されたディジタル回
路1.2、および3の1つが障害を起こしても正しい出
力信号Uが発生されるであろう。一致回路6は、典型的
には、誤り管理システム(図示せず)に、その出力信号
Vを介して、三重化された回路1.2または3の1つが
障害を起こしたことと、モニタされるディジタルシステ
ムが、ツーΦアウト・オフ・スリーに基づいて動作して
いるということを、信号で知らせるために用いられる。
路の故障で、全体の出力の故障が存在し得るということ
を警告されることができる。もし利用可能であれば、保
守が要求されるかもしれない。いずれにせよ、この情報
は、全体の誤りυ制御方策のために必要とされるシステ
ム故障情報の一部を形成するであろう。
もしいずれかが障害を起こせば、否定され、かつ、付加
的な自己テスト回路12自体と同様に、多数決5および
一致回路6の動作性をチエツクする付加的な回路を提供
することが、この発明の目的である。
USIVE OR回路11.1組のEXCLUSIV
E OR回路14と15とをさらに含む3入力EXC
LUSIVE OR回路20、およびインバータ16
を含む。
つの出力07.0、および0.およびテスト信号Tを、
テスト回路12の入力に与えることによって達成される
ということが理解できる。
路9と、2入力EXCLUSIVE OR回路11の
1端子に対応する。3入力EXCLUSIVE OR
回路9の出力Wは、回路11の残余入力端子に送られる
。多数決5、一致回路6のそれぞれの出力VとUlおよ
び、EXCLUS IVE OR回路11の出力信号
Xとは、第1図に示されるように、1組17)EXCL
USIVE OR回路14と15とに細分されて示さ
れる3入力EXCLUSIVE OR回路20に与え
られる。
、F′は論理式(U+V+W)を特徴とする。
)203+01’ 02’ 03’ )+、(0102
+0103+0203)+ (01+02+03)と書
き直されることができる。回路15の出力F′は、信号
Fを形成するために、インバータ16によって、反転さ
せられる。この信号Fは、出力自己検査テスト信号に対
応する。
ることによってよりよく理解されることができる。
。第1表の左側の縦の欄は、特定の順序ではなく、0+
、02およびO5のすべての可能な組合わせを示し、
一方、その右の縦の欄は、−連の04.0□および01
入力に基づいて、それらのそれぞれの回路によって発生
されるV、UおよびW出力を示す。表の検討から理解で
きるように、入力テスト信号Tがオフまたは「0」であ
るとき、出力信号F′は、真理値表の最初の4列のすべ
ての4つが「1」であり、故障を示す、その補数Fは「
0」であろう。しかしながら、回路5.6または9のい
ずれかにおいて誤りが起これば、一般的に第1表の列6
上に表わされるその出力値は、期待される通常の出力値
から逆にされるであろう。言換えれば、出力故障信号F
は「1」に代わり、それによって、誤り状態を示すであ
ろう。
。説明された技術によってテストされないで残る唯一の
回路は、最終のテスト回路12である。この回路12は
、2つの基本ハード故障モード、すなわちオフまたは「
0」モードにおけるスタック、またはオンまたは「1」
モードにおけるスタックを有する。スタック「オン」状
態は、上記第1表によって示されるように、明白で即座
に検出可能な故障状態を表わす。しかしながら、その期
待される通常の状態は「0」であるので、(すなわち、
回路誤りはなく、回路12はこうして回路誤りに応答で
きないであろう)、「オフ」状態におけるスタックは通
常検出不可能である。
して、出力故障信号Fを監視することによって、「0」
状態における起こり得るスタックをテストすることによ
って克服される。この目的で、受取ることのできる信号
Tは、第1図において示される波形40によって示され
る。もし回路12が適切に動作していれば、信号Fは「
1」になり、一方、「0」状態におけるスタックは、「
0」のままである回路12の出力を結果として生じるで
あろう。
の誤り管理部分(図示せず)は、ナス811号Tを「1
」に上げることによって、出力ゲート回路12の動作性
を周期的にテストし、それによって出力故障信号Fがた
しかに「1」に変わったかどうかを決定することができ
る。そうでなければ、前述のように、「0」状態におけ
るスタックが、「0」のままである信号Fのおかげで示
される。「0」状態におけるスタックは、多数決5およ
び一致回路6の動作が有効であるか、またはそうでない
かということを示す。信号Tを用いるこのテスト動作は
、多数決回路5と一致回路6の動作から別個に、独立し
て行なわれ、それゆえ、通常のモニタされたディジタル
回路1.2または3の動作を妨げない。
等の信号のような、単一の主要な論理機能が発生される
多数決を扱う。他の適用においては、多数決は、バイト
、ワードなどを含むように拡大されるかもしれない。こ
のような場合、多数決5および一致回路6のテストの修
正されたものが必要とされ、そこでは結果として生じる
出力値が、テストされているすべてのビットから抽出さ
れる。
ド内の各々のビットに対して反復されている、この発明
のそのような適用を示す。この反復は、第2図において
、参照数字42によって表わされる最下位ビットから始
まって、膠照数字44によって示される最上位ビットで
終わっているのが示される。各々のそれぞれの組の三重
化された回路1.2および3からの出力07.0□、お
よび03は、反復された自己検査多数決論理回路10に
与えられる。様々な自己検査多数決論理回路10の多数
決結果を表わす出力VからVnは、第2図に示されるよ
うに、最終の出力ビツト値とみなされる。
−信号は、出力が誤り監視システム(図示せず)による
モニタのために利用可能なn入力ORゲート30のそれ
ぞれの一連の入力端子に与えられる。「1」のUN出力
信号は、三重化された回路1.2または3のいずれと相
関する、三重化された回路1.2または3の出力ライン
01.02または03の1つまたはそれ以上が障害を起
こしたことを示す。
その出力信号Eが誤り管理システム(図示せず)によっ
てモニタされるn+1入力「OR」ゲート31のそれぞ
れの第1の1入力端子に与えられる。
の第2表と関連して最良に説明される。
1および2行目)、回路31それ自体または論理ユニッ
ト10の出力テスト回路12のうちの1つは「0」のま
まであろうけれども、「0」のE出力はいかなる明らか
な回路10の故障も示さない。この状態は、第2表にお
いて3行目ないし6行目に示されるように、テストされ
る。
障を示す。3行目および4行目は、T−1の自己テスト
結果を表わす。3行目のE−0信号は、回路10または
回路31の故障のいずれかの存在を示す。一方、E−1
の4行目の状態は、すべての回路の動作性を示す。第2
表の5行目と6行目は、回路31または回路10の1つ
またはそれ以上のいずれかへの、3行目の故障状態の分
離を示す。Ta−1およびT−0である第2表の5行目
の、結果として「0」のE出力をもたらすテスト状態は
、回路31の故障を示し、一方、6行目は、回路31が
1つまたはそれ以上の回路10の故障によって引き起こ
される3行目の状態で動作可能であることを示すE−1
を示す。
の範囲に含まれものを含む。この発明は、成る程度特定
的に好ましい形式で説明されたが、好ましい形式のこの
開示は例として示されただけであり、構造および組合わ
せおよび部品の配列の詳細における多くの変更が、この
発明の趣旨および範囲から逸脱することなくなされるこ
とができるということが理解される。
施例は、この発明を含まない標準的な論理設定の実施に
基づいた、詳細においては広い範囲であり得るこの発明
の特定の論理の実現化例を表わす。たとえば、補数化さ
れた、または補数化されない、のいずれかの出力テスト
信号、一致信号などが用いられるかもしれず、かつ、実
際に、論理は、「否定論理積(nand)J、「否定論
理和(nor)JおよびEXCLUSIVE NOR
論理ゲートを、機械化のために含むことができる。これ
らの変更のいずれも、この発明の範囲または機能を変更
しないであろう。
れた回路と相関の多数決および一致回路と組合わされて
示される、この発明の1つの形式の、一部ブロック図で
一部概略の図である。 第2図は、ディジタルワード内の各々のビットと相関の
多数決および一致回路と組合わされた、この発明の別の
使用を示す、一部ブロック図で一部概略の図である。 図の参照番号で、 1は三重化されたディジタル論理回路、2は三重化され
たディジタル論理回路、3は三重化されたディジタル論
理回路、5は多数決回路、 6は一致回路、 9は12の3入力EXCLUSIVE OR回路、 10は自己検査多数決論理、 11は12の2端子EXCLUSIVE OR回路、 12は10の自己テスト回路、 14は20(7)EXCLUSIVE OR回路、1
5は20のEXCLUSIVE OR回路、16は1
2のインバータ、 20は12の3入力EXCLUSIVE OR回路、 30はn入力ORゲート、 31はN+1OR自己テスト回路、 32は31の最低レベルのカスケードにされた2端子E
XCLUSIVE OR回路、32nは31のカスケ
ードにされた2端子EXCLUSIVE OR回路、 40はテスト信号Tの波形、 42はデータワードの最下位ビット回路、44はデータ
ワードの最上位ビット回路。 特許出願人 ロックウェル・インターナショナ手続補正
書(風 平成1年6月12日 2、発明の名称 多数決回路手段と一致回路手段と自己検査手段とを組合
わせて含む装置3、補正をする者 11件との関係 特許出願人 住 所 アメリカ合衆国、カリフォルニア州、エル・セ
グンドイースト・イムベリアル・ハイウェイ、2230
名 称 ロックウェル・インターナショナル・コーポレ
ーション代表者 エイチ・エフ・ヘイマン 4、代理人 住 所 大阪市北区南森町2丁目1番29号 住友銀行
南森町ビル6、補正の対象 図面全図 7、補正の内容 別紙の通り。なお、図面は内容には変更なし。 以上
Claims (10)
- (1)三重化された論理出力信号01、02および03
の多数値に基づく多数決回路出力信号を発生するための
多数決回路手段と、 前記三重化された論理出力信号値のすべてが等しいかど
うかを表わす一致回路出力信号を発生するための一致回
路手段と、さらに 前記多数決および前記一致回路手段、および自己検査手
段の動作の有効性をモニタするための前記自己検査手段
とを組合わせて含み、前記自己検査、多数決、および一
致回路手段は、前記三重化された論理出力信号を発生す
る三重化された論理回路から独立して動作する、装置。 - (2)前記多数決回路手段は、 前記多数決回路出力値=0102+0103+0203
である論理式によって機械化される前記多数決回路出力
値を発生する電気回路を含む、請求項1に記載の装置。 - (3)前記一致回路手段は、 以下の論理式、すなわち前記一致回路出力値=0102
03+01′02′03′によ って機械化される前記一致回路出力値を発生する電気回
路を含む、請求項1に記載の装置。 - (4)前記自己検査手段は、 以下の論理式、すなわち動作の有効性信号=論理信号T
■(0102+0103+0203)■(010203
+01′02′03′)■(01■02■03)によっ
て機械化される前記動作の有効性信号値を発生する電気
回路を含む、請求項1に記載の装置。 - (5)前記自己検査手段は、 出力を有する3入力EXCLUSIVEOR回路を含み
、前記3入力EXCLUSIVEOR回路の前記入力は
、前記三重化された論理出力信号に接続され、さらに、 2入力単一出力EXCLUSIVEOR回路を含み、そ
の入力はそれぞれ、前記3入力EXCLUSIVEOR
回路出力と、論理信号Tとに接続され、さらに 前記2入力単一出力EXCLUSIVEOR回路の前記
単一の出力は、前記一致回路出力信号と、前記多数決回
路出力信号とに関連して第2の3入力EXCLUSIV
EOR回路に接続され、前記第2の3入力EXCLUS
IVEOR回路は、前記自己検査手段の結果を表わす出
力を発生する、請求項1に記載の装置。 - (6)前記論理信号Tは、論理「0」状態と、論理「1
」状態との間で、前記自己検査手段の正しい動作性をテ
ストするために、トグル動作され、前記トグルは、モニ
タされた三重化された論理回路から独立して動作する、
請求項4に記載の装置。 - (7)各々がそれぞれ一連の三重化された論理出力信号
01、02、03を受取る一連の多数決回路手段を含み
、前記多数決回路手段の各々は、関連の三重化された論
理回路から受取られた前記三重化された論理出力信号の
値の多数のものに対応する出力信号Vを発生し、さらに
、 前記一連の三重化された論理出力信号を受取るための一
連の一致回路手段を含み、前記一致回路手段の各々は、
その受取られた三重化された論理出力信号が一致するか
どうかを表わす出力信号Uを発生し、さらに、 前記一連の多数決回路手段、前記一連の一致回路手段、
および前記自己検査回路手段における故障を検知するた
めの一連の自己検査回路手段を含み、前記一連の自己検
査回路手段の各々のそれぞれの自己検査回路手段は、関
連の三重化された論理回路から独立して、前記検出に基
づく誤り信号Fを発生するために機能し、さらに、 自己テスト論理信号Taと関連して、前記F誤り信号を
「OR処理」するための多入力自己検査回路手段をさら
に含み、これらを組合わせて含む、装置。 - (8)前記一連の多数決回路手段は、 以下の論理式、すなわち各々の前記信号V=0102+
0103+0203によって機械化された前記出力信号
Vを、各々が個々に発生する、多重電気回路を含む、請
求項7に記載の装置。 - (9)前記一連の一致回路手段は、 各々の前記出力信号U=010203+01’02’0
3’である前記一連の出力信号Uを発生する電気回路を
含む、請求項7に記載の装置。 - (10)前記論理信号Taは、論理「0」および論理「
1」状態の間で、前記多入力自己検査回路手段を自己テ
ストするためにトグル動作され、前記トグルと前記多重
自己検査回路手段は、関連の三重化された論理回路から
独立して動作する、請求項7に記載の装置。(11)前
記多重自己検査回路は、多入力ORゲートを含む、請求
項8に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US190,311 | 1988-05-04 | ||
US07/190,311 US4873685A (en) | 1988-05-04 | 1988-05-04 | Self-checking voting logic for fault tolerant computing applications |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0212533A true JPH0212533A (ja) | 1990-01-17 |
JPH0731610B2 JPH0731610B2 (ja) | 1995-04-10 |
Family
ID=22700814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1112804A Expired - Lifetime JPH0731610B2 (ja) | 1988-05-04 | 1989-05-01 | 多数決回路手段と一致回路手段と自己検査手段とを組合わせて含む装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4873685A (ja) |
EP (1) | EP0344426B1 (ja) |
JP (1) | JPH0731610B2 (ja) |
DE (1) | DE68922880T2 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2003338A1 (en) * | 1987-11-09 | 1990-06-09 | Richard W. Cutts, Jr. | Synchronization of fault-tolerant computer system having multiple processors |
AU616213B2 (en) * | 1987-11-09 | 1991-10-24 | Tandem Computers Incorporated | Method and apparatus for synchronizing a plurality of processors |
US4965717A (en) * | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
AU625293B2 (en) * | 1988-12-09 | 1992-07-09 | Tandem Computers Incorporated | Synchronization of fault-tolerant computer system having multiple processors |
GB2228114B (en) * | 1989-02-13 | 1993-02-10 | Westinghouse Brake & Signal | A system comprising a processor |
US5128944A (en) * | 1989-05-26 | 1992-07-07 | Texas Instruments Incorporated | Apparatus and method for providing notification of bit-cell failure in a redundant-bit-cell memory |
US5295258A (en) * | 1989-12-22 | 1994-03-15 | Tandem Computers Incorporated | Fault-tolerant computer system with online recovery and reintegration of redundant components |
US5203004A (en) * | 1990-01-08 | 1993-04-13 | Tandem Computers Incorporated | Multi-board system having electronic keying and preventing power to improperly connected plug-in board with improperly configured diode connections |
US5271023A (en) * | 1991-06-03 | 1993-12-14 | Motorola, Inc. | Uninterruptable fault tolerant data processor |
FR2730074B1 (fr) * | 1995-01-27 | 1997-04-04 | Sextant Avionique | Architecture de calculateur tolerante aux fautes |
US5796935A (en) * | 1995-07-20 | 1998-08-18 | Raytheon Company | Voting node for a distributed control system |
US5887146A (en) * | 1995-08-14 | 1999-03-23 | Data General Corporation | Symmetric multiprocessing computer with non-uniform memory access architecture |
US5907671A (en) * | 1996-09-23 | 1999-05-25 | International Business Machines Corporation | Fault tolerant system based on voting |
SE9702176L (sv) * | 1997-06-06 | 1998-12-07 | Ericsson Telefon Ab L M | En maskinvarukonstruktion för majoritetsval, samt test och underhåll av majoritetsval |
US6910173B2 (en) * | 2000-08-08 | 2005-06-21 | The Board Of Trustees Of The Leland Stanford Junior University | Word voter for redundant systems |
US6799285B2 (en) * | 2001-03-19 | 2004-09-28 | Sun Microsystems, Inc. | Self-checking multi-threaded processor |
US7089072B2 (en) * | 2004-05-26 | 2006-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor manufacturing fault detection and management system and method |
KR100989640B1 (ko) * | 2010-05-31 | 2010-11-09 | (주) 지디스 | 삼중화시스템의 입출력모듈 진단장치 |
US8769360B2 (en) | 2010-10-14 | 2014-07-01 | International Business Machines Corporation | Dynamic detection and identification of the functional state of multi-processor cores |
WO2017132633A1 (en) * | 2016-01-29 | 2017-08-03 | Varex Imaging Corporation | Row driver fault isolation circuitry for matrix type integrated circuit |
US10831383B2 (en) | 2018-11-02 | 2020-11-10 | Hamilton Sundstrand Corporation | Command line voting using hashing |
US20230216505A1 (en) * | 2022-01-03 | 2023-07-06 | Texas Instruments Incorporated | Redundant analog built-in self test |
US11848673B1 (en) * | 2022-08-18 | 2023-12-19 | Apogee Semiconductor, Inc. | Majority voter with error detection |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52103933A (en) * | 1976-02-25 | 1977-08-31 | Mitsubishi Heavy Ind Ltd | Trouble-shooter of redundancy logic circuit |
JPS5390451U (ja) * | 1976-12-24 | 1978-07-24 | ||
JPS6155745A (ja) * | 1984-08-28 | 1986-03-20 | Nippon Signal Co Ltd:The | 故障検知回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3665173A (en) * | 1968-09-03 | 1972-05-23 | Ibm | Triple modular redundancy/sparing |
US3538498A (en) * | 1968-09-10 | 1970-11-03 | United Aircraft Corp | Majority data selecting and fault indicating |
US3784978A (en) * | 1973-02-14 | 1974-01-08 | Bell Telephone Labor Inc | Self-checking decoder |
GB1419673A (en) * | 1973-09-20 | 1975-12-31 | Marconi Co Ltd | Triplicated processing systems |
US3825894A (en) * | 1973-09-24 | 1974-07-23 | Ibm | Self-checking parity checker for two or more independent parity coded data paths |
US3891969A (en) * | 1974-09-03 | 1975-06-24 | Sperry Rand Corp | Syndrome logic checker for an error correcting code decoder |
GB2022893B (en) * | 1978-06-10 | 1983-01-12 | Westinghouse Brake & Signal | Fault detection |
ZA825823B (en) * | 1981-08-20 | 1983-07-27 | Westinghouse Brake & Signal | Combining replicated sub-system outputs |
US4468768A (en) * | 1981-10-26 | 1984-08-28 | Owens-Corning Fiberglas Corporation | Self-testing computer monitor |
JPS5985153A (ja) * | 1982-11-08 | 1984-05-17 | Hitachi Ltd | 冗長化制御装置 |
-
1988
- 1988-05-04 US US07/190,311 patent/US4873685A/en not_active Expired - Lifetime
-
1989
- 1989-03-30 EP EP89105650A patent/EP0344426B1/en not_active Expired - Lifetime
- 1989-03-30 DE DE68922880T patent/DE68922880T2/de not_active Expired - Lifetime
- 1989-05-01 JP JP1112804A patent/JPH0731610B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52103933A (en) * | 1976-02-25 | 1977-08-31 | Mitsubishi Heavy Ind Ltd | Trouble-shooter of redundancy logic circuit |
JPS5390451U (ja) * | 1976-12-24 | 1978-07-24 | ||
JPS6155745A (ja) * | 1984-08-28 | 1986-03-20 | Nippon Signal Co Ltd:The | 故障検知回路 |
Also Published As
Publication number | Publication date |
---|---|
DE68922880T2 (de) | 1996-02-08 |
DE68922880D1 (de) | 1995-07-06 |
JPH0731610B2 (ja) | 1995-04-10 |
EP0344426A3 (en) | 1991-04-24 |
US4873685A (en) | 1989-10-10 |
EP0344426B1 (en) | 1995-05-31 |
EP0344426A2 (en) | 1989-12-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0212533A (ja) | 多数決回路手段と一致回路手段と自己検査手段とを組合わせて含む装置 | |
EP0006328B2 (en) | System using integrated circuit chips with provision for error detection | |
US6910173B2 (en) | Word voter for redundant systems | |
JPH0223889B2 (ja) | ||
JP3229070B2 (ja) | 多数決回路及び制御ユニット及び多数決用半導体集積回路 | |
US3634665A (en) | System use of self-testing checking circuits | |
US4507784A (en) | Data processing systems | |
US3758760A (en) | Error detection for arithmetic and logical unit modules | |
US4224681A (en) | Parity processing in arithmetic operations | |
US7321948B1 (en) | Highly available system test mechanism | |
US3784978A (en) | Self-checking decoder | |
Levin et al. | On-line self-checking of microprogram control units | |
US20080002513A1 (en) | Method and apparatus for latent fault memory scrub in memory intensive computer hardware | |
RU2711489C1 (ru) | Резервированный модуль с функцией тестирования | |
US3585377A (en) | Fail-safe decoder circuits | |
JPS6239786B2 (ja) | ||
EP0430843B1 (en) | Method and apparatus for fault testing microprocessor address, data and control busses | |
JPH0218737B2 (ja) | ||
US6930933B2 (en) | Semiconductor memory device which can recover a memory fail | |
US6421810B1 (en) | Scalable parallel test bus and testing method | |
JPS6249453A (ja) | 疑似障害発生回路 | |
JPH08152459A (ja) | 半導体装置及びその試験方法 | |
JPS61228366A (ja) | Lsiの誤動作チエツク方式 | |
Soi et al. | On built-in test techniques in reliable computer systems | |
JPS5821837A (ja) | 集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100410 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100410 Year of fee payment: 15 |