JPH02120919A - パーソナルコンピュータのスリープモード回路 - Google Patents
パーソナルコンピュータのスリープモード回路Info
- Publication number
- JPH02120919A JPH02120919A JP63273085A JP27308588A JPH02120919A JP H02120919 A JPH02120919 A JP H02120919A JP 63273085 A JP63273085 A JP 63273085A JP 27308588 A JP27308588 A JP 27308588A JP H02120919 A JPH02120919 A JP H02120919A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 description 7
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- 238000010586 diagram Methods 0.000 description 3
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- 230000008859 change Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパーソナルコンピュータの省電力化に関する。
パーソナルコンピュータは、ラップトラップ型等、可及
的に消費電力を軽減しな＋）ればならない用途が増大し
ている。
的に消費電力を軽減しな＋）ればならない用途が増大し
ている。
パーソナルコンピュータの省電力化としては、使用部品
を極力ＩＣ化し、また部品として低消費電力のＣＭＯ３
化等の処置が考えられる。このような対策は着実にすす
められているが、一方コンピュータとしての性能向上の
点から使用部品数ＩＣ集積度の増大により省電力化は益
々困難となっている。パーソナルコンピュータのＣＰＵ
は、常時クロックで動作させているので、使用部品とし
てはかなり電力を消費する。したがって、パソナルコン
ピュータとして、ＣＰＵの省電力化は、特に有効である
。
を極力ＩＣ化し、また部品として低消費電力のＣＭＯ３
化等の処置が考えられる。このような対策は着実にすす
められているが、一方コンピュータとしての性能向上の
点から使用部品数ＩＣ集積度の増大により省電力化は益
々困難となっている。パーソナルコンピュータのＣＰＵ
は、常時クロックで動作させているので、使用部品とし
てはかなり電力を消費する。したがって、パソナルコン
ピュータとして、ＣＰＵの省電力化は、特に有効である
。
パーソナルコンピュータでは、常にＣＰＵが動作してい
るのではなく、たとえばキーボードの入力待ち、直接メ
モリアクセス動作（以下、ＤＭＡ動作という）時など、
ＣＰＵがアイドル状態であることがかなりある。
るのではなく、たとえばキーボードの入力待ち、直接メ
モリアクセス動作（以下、ＤＭＡ動作という）時など、
ＣＰＵがアイドル状態であることがかなりある。
その、アイドル状態の時にＣＰＵに入力されるクロック
を休止させるようにすれば消費電力の減少になる。
を休止させるようにすれば消費電力の減少になる。
しかし、ＣＰＵのクロックを休止すると、外部からの割
り込み要求およびＤ Ｍ Ａ要求に対する答えができな
くなってしまうため、ＤＭＡ動作によってダイナミック
ＲＡＭ （以下Ｄ−ＲＡＭという）のりフレッシュ動作
を行なっているパーソナルコンピュータの場合には、リ
フレッシュ動作力正常に行なえなくなる。また、ＤＭＡ
動作中にりｒ：フックを休止させるＤ Ｍ Ａ動作終了
時にＤＭＡ要求を出した外部デバイスに対してＤＭＡ動
作終了信号が帰せなくなってしまう。
り込み要求およびＤ Ｍ Ａ要求に対する答えができな
くなってしまうため、ＤＭＡ動作によってダイナミック
ＲＡＭ （以下Ｄ−ＲＡＭという）のりフレッシュ動作
を行なっているパーソナルコンピュータの場合には、リ
フレッシュ動作力正常に行なえなくなる。また、ＤＭＡ
動作中にりｒ：フックを休止させるＤ Ｍ Ａ動作終了
時にＤＭＡ要求を出した外部デバイスに対してＤＭＡ動
作終了信号が帰せなくなってしまう。
そこで、スリープモードになるべき信号が入力された場
合、その時点でクロック休止信号（以下ではスリープ信
号という）を発生させておいて、適切な回路（以下では
スリープモード回路という）手段によって自動的にＣＰ
［Ｊのクロックを休止してスリープモードとする必要
がある。
合、その時点でクロック休止信号（以下ではスリープ信
号という）を発生させておいて、適切な回路（以下では
スリープモード回路という）手段によって自動的にＣＰ
［Ｊのクロックを休止してスリープモードとする必要
がある。
本考案の目的は、前述したような方式のパーソナルコン
ピュータにおいて、ＣＰＵのアイドル状態時にＣＰＵク
ロックを休止し、前記不都合を生せしめることなく、省
電力化を実現させるスリブモード回路を提供することに
ある。
ピュータにおいて、ＣＰＵのアイドル状態時にＣＰＵク
ロックを休止し、前記不都合を生せしめることなく、省
電力化を実現させるスリブモード回路を提供することに
ある。
本発明は、ＤＭＡによりＤ−ＲＡＭのリフレッシュ動作
を行ない、かつキーボード入力を割り込み信号によりＣ
ＰＵが判別できるパーソナルコンピュータを対象とし、
ホールド期間中、ＣＰＵへのプロセッサクロックの入力
をゲート回路により阻止し、ＣＰＵをスリープモードと
するスリープモード回路である。その回路構成はスリー
プモトを設定するスリープイ３号を発生するスリープ信
号発生回路と、ＣＰ（、Ｊからのホールドアクルソジ信
号により、前記スリープ信号発生回路の出力をラッチし
保持するラッチ回路と、プロセッサクロ、りに同期して
前記ラッチ回路の出力を入力し、前記ゲート回路の制御
信号として出力する同期制御回路とからなっていて、ス
リープモードを設定することでＣＰＵのクロックを休止
させるとともに、キーボードからの割り込み信号により
前記ラッチ回路をクリアしてＣＰ ＬＪにプロセッサク
ロックが入力してノーマルモードに復帰しうるようにし
ている。
を行ない、かつキーボード入力を割り込み信号によりＣ
ＰＵが判別できるパーソナルコンピュータを対象とし、
ホールド期間中、ＣＰＵへのプロセッサクロックの入力
をゲート回路により阻止し、ＣＰＵをスリープモードと
するスリープモード回路である。その回路構成はスリー
プモトを設定するスリープイ３号を発生するスリープ信
号発生回路と、ＣＰ（、Ｊからのホールドアクルソジ信
号により、前記スリープ信号発生回路の出力をラッチし
保持するラッチ回路と、プロセッサクロ、りに同期して
前記ラッチ回路の出力を入力し、前記ゲート回路の制御
信号として出力する同期制御回路とからなっていて、ス
リープモードを設定することでＣＰＵのクロックを休止
させるとともに、キーボードからの割り込み信号により
前記ラッチ回路をクリアしてＣＰ ＬＪにプロセッサク
ロックが入力してノーマルモードに復帰しうるようにし
ている。
ＣＰＵがＩ−１ＯＬ、 Ｄ信号を受けて、ホールド処理
をしてから、ＨＬ Ｄ Ａ信号を出力し、この信号によ
りあらかじめ設定しであるスリープ信号をラッチ回路に
ラッチする。そしてプロセッサクロックに同期して上記
スリープ信号をゲート回路の制御信号として同期制御回
路が出力する。したがってスリープ信号発生回路で任意
の時間にスリープモトに設定しておいてもスリープモー
ドへの移行はＣＰ ｔＪのホールド処理を防げない。ま
た、ゲト回路を制御する制御信号はプロセッサクロック
に同期しているので、スリープモードへ移行するときに
も移行過程でＣＰ ｔＪのクロックの周波数が変わるこ
とがない。スリープモードからノーマルモードへの復帰
は、キーボードからの割り込み信号でなされるが、移行
過程でＣＰＵのクロック周波数は正しく保持される。
をしてから、ＨＬ Ｄ Ａ信号を出力し、この信号によ
りあらかじめ設定しであるスリープ信号をラッチ回路に
ラッチする。そしてプロセッサクロックに同期して上記
スリープ信号をゲート回路の制御信号として同期制御回
路が出力する。したがってスリープ信号発生回路で任意
の時間にスリープモトに設定しておいてもスリープモー
ドへの移行はＣＰ ｔＪのホールド処理を防げない。ま
た、ゲト回路を制御する制御信号はプロセッサクロック
に同期しているので、スリープモードへ移行するときに
も移行過程でＣＰ ｔＪのクロックの周波数が変わるこ
とがない。スリープモードからノーマルモードへの復帰
は、キーボードからの割り込み信号でなされるが、移行
過程でＣＰＵのクロック周波数は正しく保持される。
以下図面を参照で、本発明の一実施例につき説明する。
第１図は実施例の回路図である。１０がｃｐｕ、このＣ
ＰＵｌ０はプロセッサクロック（ＰＣＬＫ）１３により
駆動される。ゲート回路（ＯＲ）１０３は、制御信号１
０２ａがＭ Ｏ１１のときはＰＣＬＫ１３をそのままと
おすが、“１”のときその出力は恒常的に“１″となり
、ＰＣＬＫ１３を阻止する。１００はスリープ信号発生
回路、１０１はラッチ回路、１０２は同期制御回路であ
り、この３つの回路によりＨＯＬＤ信号１１が周辺機器
からＣＰＵｌ０に入力し、ＣＰＵｌ０がホールド期間内
処理（メモリリフレッシュ等）を終え、Ｉ−（ＯＬ Ｄ
Ａ信号を出力したとき以降、ＰＣＬＫ１３の入力を阻
止し、ＣＰＵｌ０をスリブモードとする。また、キーボ
ードからＩＮＴ（割り込み）信号１４が入力したときに
スリープモードを解除する。前記３つの回路の下方の回
路は後述するが、スリープモードにあるときにＨ○ＬＤ
信号１１が入力したときにＨＬ Ｄ Ａ信号１５を送出
する回路である。
ＰＵｌ０はプロセッサクロック（ＰＣＬＫ）１３により
駆動される。ゲート回路（ＯＲ）１０３は、制御信号１
０２ａがＭ Ｏ１１のときはＰＣＬＫ１３をそのままと
おすが、“１”のときその出力は恒常的に“１″となり
、ＰＣＬＫ１３を阻止する。１００はスリープ信号発生
回路、１０１はラッチ回路、１０２は同期制御回路であ
り、この３つの回路によりＨＯＬＤ信号１１が周辺機器
からＣＰＵｌ０に入力し、ＣＰＵｌ０がホールド期間内
処理（メモリリフレッシュ等）を終え、Ｉ−（ＯＬ Ｄ
Ａ信号を出力したとき以降、ＰＣＬＫ１３の入力を阻
止し、ＣＰＵｌ０をスリブモードとする。また、キーボ
ードからＩＮＴ（割り込み）信号１４が入力したときに
スリープモードを解除する。前記３つの回路の下方の回
路は後述するが、スリープモードにあるときにＨ○ＬＤ
信号１１が入力したときにＨＬ Ｄ Ａ信号１５を送出
する回路である。
以下、回路の動作説明を行なうが、先ずノーマルモード
からスリープモードへの移行について第２図を参照して
説明する。第２図は回路各部の信号のタイムチャートで
ある。スリープ信号発生回路１００は、スイッチ１００
Ａをオンにすると、インバータ１００Ｂで反転して“１
”のスリープ信号を発生する。常時はスイッチ１００Ａ
はオフであって、出力は“０”である。スリープ信号発
生回路１００の出力１００ａは、ラッチ回路１０１のク
ロック端子に導かれるＨＬＤＡ信号１５が“１”になっ
たときにとりこまれる。すなわち、スリープモードにし
ておいても、ＨＯＬ Ｄ信号１１がＣＰ Ｕ １． Ｏ
に入力し、ＣＰＵｌ０がメモリリフレッシュ処理等を行
なって、ＨＬＤＡ信号１５を出力する場合のＨ，Ｌ Ｄ
Ａ信号１５の立上がり時点においてとりこむ。そして
、さらに同期制御回路１０２は前記ラッチ回路１０１の
出力信号（スリープ信号）をＰＣＬＫ１３に同門して入
力し、ゲート制？ｆｆｎ信号１０２ａをゲート回路１０
３に送出する。したがって、ＣＰ ＬＪ １０のＣＬＫ
入力は阻止され、常に“１”となっている。ノーマルモ
トからスリープモードへの移行はＰＣＬＫ １３に同期
しているので、ｃｐｕ ｉ ｏの内部クロックが休止す
る際にも正しい周波数にな−、ている。
からスリープモードへの移行について第２図を参照して
説明する。第２図は回路各部の信号のタイムチャートで
ある。スリープ信号発生回路１００は、スイッチ１００
Ａをオンにすると、インバータ１００Ｂで反転して“１
”のスリープ信号を発生する。常時はスイッチ１００Ａ
はオフであって、出力は“０”である。スリープ信号発
生回路１００の出力１００ａは、ラッチ回路１０１のク
ロック端子に導かれるＨＬＤＡ信号１５が“１”になっ
たときにとりこまれる。すなわち、スリープモードにし
ておいても、ＨＯＬ Ｄ信号１１がＣＰ Ｕ １． Ｏ
に入力し、ＣＰＵｌ０がメモリリフレッシュ処理等を行
なって、ＨＬＤＡ信号１５を出力する場合のＨ，Ｌ Ｄ
Ａ信号１５の立上がり時点においてとりこむ。そして
、さらに同期制御回路１０２は前記ラッチ回路１０１の
出力信号（スリープ信号）をＰＣＬＫ１３に同門して入
力し、ゲート制？ｆｆｎ信号１０２ａをゲート回路１０
３に送出する。したがって、ＣＰ ＬＪ １０のＣＬＫ
入力は阻止され、常に“１”となっている。ノーマルモ
トからスリープモードへの移行はＰＣＬＫ １３に同期
しているので、ｃｐｕ ｉ ｏの内部クロックが休止す
る際にも正しい周波数にな−、ている。
スリープ信号発生回路１００は、通常はスイッチ５Ｗ１
００Ａはオンかオフか定めておき、スリブモードの停止
はキーボードのＩＮＴ信号１４を入力して停止させる。
００Ａはオンかオフか定めておき、スリブモードの停止
はキーボードのＩＮＴ信号１４を入力して停止させる。
第３図がそのときのタイムヂャ−１・で、ＩＮＴ信号１
４の入力によってラッチ回路１０１は強制的に出力“０
”となり、ＰＣＬＫ １３に同期して、ゲート回路１０
３のゲト制御信号１０２ａを“０”とする。Ｐ ＣＬ
Ｋ１３はＣＰＵＩ Ｏに入力しノーマルモードになる。
４の入力によってラッチ回路１０１は強制的に出力“０
”となり、ＰＣＬＫ １３に同期して、ゲート回路１０
３のゲト制御信号１０２ａを“０”とする。Ｐ ＣＬ
Ｋ１３はＣＰＵＩ Ｏに入力しノーマルモードになる。
このノーマルモードに移る際にも、ＣＰＵｌ０に人力す
るクロックは正しい周波数になっている。
るクロックは正しい周波数になっている。
次に、第１図の回路で、下方に示す回路について説明す
る。スリープモードでは、ＣＰＵｌ０が動作していない
から、ｌ−（０１Ｌ Ｄ信号１１が入力してもＨＬ Ｄ
Ａ信号１５が出力されないという不都合が生ずる。そ
こで、Ｉ ＯＬ Ｄ信号］１に対しＨＬ Ｄ Ａ信号１
５を返送する回路をＤフリップフロップ２０１，２０２
で構成している。このときのタイムチャートを第４図に
示す。ノーマルモトでは、Ｄフリップフロップ２０１．
２０２のプリセット端子がアクティブとなっているので
、Ｄフリップフロップ２０２の出力２０２ａは“０″と
なり、この返送回路はインアクティブである。
る。スリープモードでは、ＣＰＵｌ０が動作していない
から、ｌ−（０１Ｌ Ｄ信号１１が入力してもＨＬ Ｄ
Ａ信号１５が出力されないという不都合が生ずる。そ
こで、Ｉ ＯＬ Ｄ信号］１に対しＨＬ Ｄ Ａ信号１
５を返送する回路をＤフリップフロップ２０１，２０２
で構成している。このときのタイムチャートを第４図に
示す。ノーマルモトでは、Ｄフリップフロップ２０１．
２０２のプリセット端子がアクティブとなっているので
、Ｄフリップフロップ２０２の出力２０２ａは“０″と
なり、この返送回路はインアクティブである。
スリープモードでは、プリセント端子はインアクティブ
であるから、ＨＯＬＤ信号１１に対し、システムクロッ
ク（ＳＣＬＫ）１２で同期をとり、２回目の立−ヒがり
て２０２ａは“１”となり、■■Ｌ Ｄ Ａ信号１５と
して返送する。
であるから、ＨＯＬＤ信号１１に対し、システムクロッ
ク（ＳＣＬＫ）１２で同期をとり、２回目の立−ヒがり
て２０２ａは“１”となり、■■Ｌ Ｄ Ａ信号１５と
して返送する。
以上説明したように、ＤＭＡによりＤ−ＲＡＭのりフレ
ッシュ動作を行ない、かつキーボード入力を割り込み信
号によりＣＰＵが判別できるようなパーソナルコンピュ
ータにおいて、本発明のスリープモード回路はＣＰＵが
アイドル状態でいる期間、ＣＰＵのクロックを休止させ
ることができるので、パーソナルコンピュータの省電力
化に優れた効果がある。さらに、ノーマルモートからス
リープモードに移る際、あるいはその逆の移行の際にお
いて、ＣＰＵに入力しているあるいは入力するクロック
の周波数は正規の周波数と全く変わることがないので、
コンピュータの動作に異常あるいは誤差が発生しない。
ッシュ動作を行ない、かつキーボード入力を割り込み信
号によりＣＰＵが判別できるようなパーソナルコンピュ
ータにおいて、本発明のスリープモード回路はＣＰＵが
アイドル状態でいる期間、ＣＰＵのクロックを休止させ
ることができるので、パーソナルコンピュータの省電力
化に優れた効果がある。さらに、ノーマルモートからス
リープモードに移る際、あるいはその逆の移行の際にお
いて、ＣＰＵに入力しているあるいは入力するクロック
の周波数は正規の周波数と全く変わることがないので、
コンピュータの動作に異常あるいは誤差が発生しない。
第１図は本発明の一実施例の回路図、第２図。
第３図はそれぞれノーマルモードからスリープモトへ、
スリープモードからノーマルモードへの移行を説明する
第１図の回路の各部のタイムチャー、第４図はスリープ
モード中のＨＯＬ Ｄ信号に対するＨ Ｌ、 Ｄ Ａ信
号の返送を説明する各部のタイムチャー１・である。 １Ｏ−ＣＰＵ、 １ｌ−ｆ−ｆＯＬＤ信号、１２−５
ＣＬＫ（システムクロック）、１３−Ｐ ＣＬ Ｋ （
プロセッサクロック）、１４１ＮＴ信号、 １５−Ｈ
Ｌ Ｄ Ａ信号、ｉｏｏ スリープ信号発生回路、 １０１−ラッチ回路、 １０２−同期制御回路、１０
．３−−ゲート回路、 ２０１ 、 ２０２−Ｄフリップフロップ。
スリープモードからノーマルモードへの移行を説明する
第１図の回路の各部のタイムチャー、第４図はスリープ
モード中のＨＯＬ Ｄ信号に対するＨ Ｌ、 Ｄ Ａ信
号の返送を説明する各部のタイムチャー１・である。 １Ｏ−ＣＰＵ、 １ｌ−ｆ−ｆＯＬＤ信号、１２−５
ＣＬＫ（システムクロック）、１３−Ｐ ＣＬ Ｋ （
プロセッサクロック）、１４１ＮＴ信号、 １５−Ｈ
Ｌ Ｄ Ａ信号、ｉｏｏ スリープ信号発生回路、 １０１−ラッチ回路、 １０２−同期制御回路、１０
．３−−ゲート回路、 ２０１ 、 ２０２−Ｄフリップフロップ。
Claims (1)
- 【特許請求の範囲】 ＤＭＡによりＤ−ＲＡＭのリフレッシュ動作を行ない、
かつキーボード入力を割り込み信号によりＣＰＵが判別
できるパーソナルコンピュータにおいて、 ホールド期間中、ＣＰＵへのプロセッサクロックの入力
をゲート回路により阻止し、ＣＰＵをスリープモードと
するスリープモード回路であって、スリープモードを設
定するスリープ信号を発生するスリープ信号発生回路と
、ＣＰＵからのホールドアクノレッジ信号により、前記
スリープ信号発生回路の出力をラッチし保持するラッチ
回路と、プロセッサクロックに同期して前記ラッチ回路
の出力を入力し、前記ゲート回路の制御信号として出力
する同期制御回路とからなり、 スリープモードを設定することでＣＰＵのクロックを休
止させるとともに、キーボードからの割り込み信号によ
り前記ラッチ回路をクリアしてＣＰＵにプロセッサクロ
ックが入力してノーマルモードに復帰しうることを特徴
とするパーソナルコンピュータのスリープモード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273085A JPH02120919A (ja) | 1988-10-31 | 1988-10-31 | パーソナルコンピュータのスリープモード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273085A JPH02120919A (ja) | 1988-10-31 | 1988-10-31 | パーソナルコンピュータのスリープモード回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02120919A true JPH02120919A (ja) | 1990-05-08 |
Family
ID=17522934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273085A Pending JPH02120919A (ja) | 1988-10-31 | 1988-10-31 | パーソナルコンピュータのスリープモード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02120919A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH086662A (ja) * | 1994-06-20 | 1996-01-12 | Samsung Electron Co Ltd | ストップクロック制御装置およびその制御方法 |
| CN113590517A (zh) * | 2021-07-30 | 2021-11-02 | 西安超越申泰信息科技有限公司 | 一种支持远程控制的计算机 |
-
1988
- 1988-10-31 JP JP63273085A patent/JPH02120919A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH086662A (ja) * | 1994-06-20 | 1996-01-12 | Samsung Electron Co Ltd | ストップクロック制御装置およびその制御方法 |
| CN113590517A (zh) * | 2021-07-30 | 2021-11-02 | 西安超越申泰信息科技有限公司 | 一种支持远程控制的计算机 |
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