JPH02118744A - 電子ディスク装置 - Google Patents
電子ディスク装置Info
- Publication number
- JPH02118744A JPH02118744A JP63271009A JP27100988A JPH02118744A JP H02118744 A JPH02118744 A JP H02118744A JP 63271009 A JP63271009 A JP 63271009A JP 27100988 A JP27100988 A JP 27100988A JP H02118744 A JPH02118744 A JP H02118744A
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- JP
- Japan
- Prior art keywords
- circuit
- address
- error
- memory
- errors
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 240000007320 Pinus strobus Species 0.000 abstract description 22
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000019506 cigar Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子ディスク装置に関し、特に訂正可能エラー
の上位装置への報告全必要とする電子ディスク装置に関
する。
の上位装置への報告全必要とする電子ディスク装置に関
する。
従来、この種の電子ディスク装置は、読み出し時に訂正
可能エラー全検出した場合にもすべて上位装置にエラー
情報として報告していた。
可能エラー全検出した場合にもすべて上位装置にエラー
情報として報告していた。
従って、従来の電子ディスク装置では、ソフトエラー等
の間欠エラーにおいてもエラーとするため、上位装置に
不要のエラー惰′１４ｉを報告するという欠点がある。
の間欠エラーにおいてもエラーとするため、上位装置に
不要のエラー惰′１４ｉを報告するという欠点がある。
本発明は従来のもののこのような欠点金除去しようとす
るもので、ソフトエラー等の間欠エラー発生時上位装置
に不要のエラー情報を報告しないで済む電子７’４スク
装置を提供するものである。
るもので、ソフトエラー等の間欠エラー発生時上位装置
に不要のエラー情報を報告しないで済む電子７’４スク
装置を提供するものである。
本発明によればアドレスを上位アドレスと下位アドレス
の２度に分けて入力する形式のメモリ回路と、アドレス
の上位・下位の選択２行うアドレスセレクタ回路と、書
き込みデータのエラー訂正符号の生成全行い、読み出し
データのエラー訂正符号のエラーの検出及び修正を行う
エラー訂正符号生成修正回路と、前記メモリ回路の読み
書きの制御ｒ行うメモリ制御回路と全有し、前記メモリ
回路は１つの上位アドレスストローブに対して複数の下
位アドレスストローブ金入力することにより複数回のア
クセスが可能であり、前記メモリ回路に対する読み出し
処理において、まず前記アドレスセレクタ回路により上
位アドレスを選択し。
の２度に分けて入力する形式のメモリ回路と、アドレス
の上位・下位の選択２行うアドレスセレクタ回路と、書
き込みデータのエラー訂正符号の生成全行い、読み出し
データのエラー訂正符号のエラーの検出及び修正を行う
エラー訂正符号生成修正回路と、前記メモリ回路の読み
書きの制御ｒ行うメモリ制御回路と全有し、前記メモリ
回路は１つの上位アドレスストローブに対して複数の下
位アドレスストローブ金入力することにより複数回のア
クセスが可能であり、前記メモリ回路に対する読み出し
処理において、まず前記アドレスセレクタ回路により上
位アドレスを選択し。
前記メモリ制御回路より上位アドレスストローブ？送出
することにより上位アドレス全前記メモリ回路にあたえ
１次に読み出しモードに設定し、前記アドレスセレクタ
回路により下位アドレス全選択し、前記メモリ制御回路
より下位アドレスストローブ全送出し下位アドレスを前
記メモリ回路にあたえることによりデータの読み出し全
行い、前記エラー訂正符号生成修正回路により訂正可能
エラー全検出した場合は、前記エラー訂正符号生成修正
回路によりデータ全修正し、上位アドレスストローブ及
び下位アドレスの選択状態全保持したままで書き込みモ
ードに設定し、再度前記メモリ制御回路より下位アドレ
スストローブ全送出することにより、修正済データを前
記メモリ回路に書き込み、再度上位アドレスストローブ
及び下位アドレス選択状態を保持したままで、読み出し
モードに設定し、前記メモリ制御回路より下位アドレス
ストローブを送出することにより、前記メモリ回路に再
書き込みしたデータ全読み出し、前記エラー訂正符号生
成修正回路によりエラー訂正符号のエラーのチエツクを
行うことを特徴とする電子ディスク装置が得られる。
することにより上位アドレス全前記メモリ回路にあたえ
１次に読み出しモードに設定し、前記アドレスセレクタ
回路により下位アドレス全選択し、前記メモリ制御回路
より下位アドレスストローブ全送出し下位アドレスを前
記メモリ回路にあたえることによりデータの読み出し全
行い、前記エラー訂正符号生成修正回路により訂正可能
エラー全検出した場合は、前記エラー訂正符号生成修正
回路によりデータ全修正し、上位アドレスストローブ及
び下位アドレスの選択状態全保持したままで書き込みモ
ードに設定し、再度前記メモリ制御回路より下位アドレ
スストローブ全送出することにより、修正済データを前
記メモリ回路に書き込み、再度上位アドレスストローブ
及び下位アドレス選択状態を保持したままで、読み出し
モードに設定し、前記メモリ制御回路より下位アドレス
ストローブを送出することにより、前記メモリ回路に再
書き込みしたデータ全読み出し、前記エラー訂正符号生
成修正回路によりエラー訂正符号のエラーのチエツクを
行うことを特徴とする電子ディスク装置が得られる。
次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例による電子ディスク装置を示
す図であり、第２図は第１図の電子ディスク装置の動作
を説明するためのタイムチャートである。
す図であり、第２図は第１図の電子ディスク装置の動作
を説明するためのタイムチャートである。
第１図において、メモリ回路１はデータ・管理情報等の
格納上行い、且つアドレス？上位アドレスと下位アドレ
スの２度に分けて入力する形式のものであり。アドレス
セレクタ回路２は、アドレ生成と読み出しデータのＥＣ
Ｃエラーの検出及び修正を行う。メモリ制御回路４はメ
モリ回路ｌの読み書きの制御を行う。インターフェース
側御回路５は上位装置とのインタフェースの制御全行っ
ている。ここで、メモリ回路ｌは１つの上位アドレスス
トローブに対してａ数の下位アドレスストローブｒ入力
することにより、複数回のアクセスが可能なものである
。
格納上行い、且つアドレス？上位アドレスと下位アドレ
スの２度に分けて入力する形式のものであり。アドレス
セレクタ回路２は、アドレ生成と読み出しデータのＥＣ
Ｃエラーの検出及び修正を行う。メモリ制御回路４はメ
モリ回路ｌの読み書きの制御を行う。インターフェース
側御回路５は上位装置とのインタフェースの制御全行っ
ている。ここで、メモリ回路ｌは１つの上位アドレスス
トローブに対してａ数の下位アドレスストローブｒ入力
することにより、複数回のアクセスが可能なものである
。
メモリ回路ｌに対する読み出し処理全第２図のタイムチ
ャートにより説明する。まず、アドレスセレクタ回路２
により上位アドレス全選択し、メモリ制御回路４より上
位アドレスストローブを送出することにより、上位アド
レスをメモリ回路ｌに与える。次に、書き込みイネーブ
ル信号ｔ−読み出シモードに設定し、アドレスセレクタ
回路２ Ｋより下位アドレス全選択して、メモリ制御回
路４より下位アドレスストローブ全送出し、下位アドレ
ス全メモリ回路１に与えることにょシガー夕の読み出し
を行う。
ャートにより説明する。まず、アドレスセレクタ回路２
により上位アドレス全選択し、メモリ制御回路４より上
位アドレスストローブを送出することにより、上位アド
レスをメモリ回路ｌに与える。次に、書き込みイネーブ
ル信号ｔ−読み出シモードに設定し、アドレスセレクタ
回路２ Ｋより下位アドレス全選択して、メモリ制御回
路４より下位アドレスストローブ全送出し、下位アドレ
ス全メモリ回路１に与えることにょシガー夕の読み出し
を行う。
ここで、 ＥＣＣ生成修正回路３において訂正可能エラ
ー全検出した場合は、 ＥＣＣ生成修正回路３によりブ
ータラ修正し、上位アドレスストローブ及び下位アドレ
スの選択状態全保持したままで書き込みイネーブル信号
を書き込みモードに設定し。
ー全検出した場合は、 ＥＣＣ生成修正回路３によりブ
ータラ修正し、上位アドレスストローブ及び下位アドレ
スの選択状態全保持したままで書き込みイネーブル信号
を書き込みモードに設定し。
再度メモリ制御回路４よシ下位アドレスストローブ金送
出することによりメモリ回路１に書き込みを行う。
出することによりメモリ回路１に書き込みを行う。
さらに、再度上位アドレスストローブ及び下位アドレス
選択状態を保持したままで、書き込みイネーブル信号を
読み出しモードに設定し、メモリ制御回路４より下位ア
ドレスストローブを送出することにより、メモリ回路１
に再書き込みしたデータを読み出し、 ＥＣＣ生成修正
回路３によりＥＣＣのエラーのチエツクを行う。ここで
、ソフトエラー等の間欠エラーの場合は修正後の再書き
込みによりメモリ回路１のデータは修正され、再読み出
しにおいてはエラーとならない。
選択状態を保持したままで、書き込みイネーブル信号を
読み出しモードに設定し、メモリ制御回路４より下位ア
ドレスストローブを送出することにより、メモリ回路１
に再書き込みしたデータを読み出し、 ＥＣＣ生成修正
回路３によりＥＣＣのエラーのチエツクを行う。ここで
、ソフトエラー等の間欠エラーの場合は修正後の再書き
込みによりメモリ回路１のデータは修正され、再読み出
しにおいてはエラーとならない。
以上説明したように本発明は、アドレスを上位アドレス
と下位アドレスの２度に分けて入力する形式のメモリ回
路と、アドレスの上位・下位の選択を行うアドレスセレ
クタ回路と、書き込みデータのＥＣＣ生成全行い、読み
出しデータのＥＣＣエラーの検出及び修正を行うＥＣＣ
生成修正回路と、前記メモリ回路の読み書きの制御全行
うメモリ制御回路を有し、前記メモリ回路は１つの上位
アドレスストローブに対して複数の下位アドレスストロ
−ｆｆｚ入力することにより複数回のアクセスが可能で
あり、読み出し時に訂正可能エラー全検出した場合に、
修正したデータ全書き込み、再度読み出し、訂正可能エ
ラーが回復されたかどうかチエツクする。これによシ、
ソフトエラー等の間欠エラー発生時に電子ディスク装置
内で修正しエラーとしないため、上位装置にて不要のエ
ラー処理をさせない効果がある。
と下位アドレスの２度に分けて入力する形式のメモリ回
路と、アドレスの上位・下位の選択を行うアドレスセレ
クタ回路と、書き込みデータのＥＣＣ生成全行い、読み
出しデータのＥＣＣエラーの検出及び修正を行うＥＣＣ
生成修正回路と、前記メモリ回路の読み書きの制御全行
うメモリ制御回路を有し、前記メモリ回路は１つの上位
アドレスストローブに対して複数の下位アドレスストロ
−ｆｆｚ入力することにより複数回のアクセスが可能で
あり、読み出し時に訂正可能エラー全検出した場合に、
修正したデータ全書き込み、再度読み出し、訂正可能エ
ラーが回復されたかどうかチエツクする。これによシ、
ソフトエラー等の間欠エラー発生時に電子ディスク装置
内で修正しエラーとしないため、上位装置にて不要のエ
ラー処理をさせない効果がある。
第１図は本発明の一実施例の電子ｆイスク装置のブロッ
ク図であり、第２図は第１図の電子ディスク装置の動作
を説明するためのタイムチャートである。 １はメモリ回路、２はアドレスセレクタ回路。 ３はＥＣＣ生成修正回路、４はメモリ制御回路、５はイ
ンタフェース制御回路。 第１図 第２図 上ｉアドレスストローア 下位アドレスストローブ
ク図であり、第２図は第１図の電子ディスク装置の動作
を説明するためのタイムチャートである。 １はメモリ回路、２はアドレスセレクタ回路。 ３はＥＣＣ生成修正回路、４はメモリ制御回路、５はイ
ンタフェース制御回路。 第１図 第２図 上ｉアドレスストローア 下位アドレスストローブ
Claims (1)
- １、アドレスを上位アドレスと下位アドレスの２度に分
けて入力する形式のメモリ回路と、アドレスの上位・下
位の選択を行うアドレスセレクタ回路と、書き込みデー
タのエラー訂正符号の生成を行い、読み出しデータのエ
ラー訂正符号のエラーの検出及び修正を行うエラー訂正
符号生成修正回路と、前記メモリ回路の読み書きの制御
を行うメモリ制御回路とを有し、前記メモリ回路は１つ
の上位アドレスストローブに対して複数の下位アドレス
ストローブを入力することにより複数回のアクセスが可
能であり、前記メモリ回路に対する読み出し処理におい
て、まず前記アドレスセレクタ回路により上位アドレス
を選択し、前記メモリ制御回路より上位アドレスストロ
ーブを送出することにより上位アドレスを前記メモリ回
路にあたえ、次に読み出しモードに設定し、前記アドレ
スセレクタ回路により下位アドレスを選択し、前記メモ
リ制御回路より下位アドレスストローブを送出し下位ア
ドレスを前記メモリ回路にあたえることによりデータの
読み出しを行い、前記エラー訂正符号生成修正回路によ
り訂正可能エラーを検出した場合は、前記エラー訂正符
号生成修正回路によりデータを修正し、上位アドレスス
トローブ及び下位アドレスの選択状態を保持したままで
書き込みモードに設定し、再度前記メモリ制御回路より
下位アドレスストローブを送出することにより、修正済
データを前記メモリ回路に書き込み、再度上位アドレス
ストローブ及び下位アドレス選択状態を保持したままで
、読み出しモードに設定し、前記メモリ制御回路より下
位アドレスストローブを送出することにより、前記メモ
リ回路に再書き込みしたデータを読み出し、前記エラー
訂正符号生成修正回路によりエラー訂正符号のエラーの
チェックを行うことを特徴とする電子ディスク装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271009A JPH02118744A (ja) | 1988-10-28 | 1988-10-28 | 電子ディスク装置 |
| FR8914145A FR2638548A1 (fr) | 1988-10-28 | 1989-10-27 | Unite de disques electronique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271009A JPH02118744A (ja) | 1988-10-28 | 1988-10-28 | 電子ディスク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118744A true JPH02118744A (ja) | 1990-05-07 |
Family
ID=17494139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271009A Pending JPH02118744A (ja) | 1988-10-28 | 1988-10-28 | 電子ディスク装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02118744A (ja) |
| FR (1) | FR2638548A1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145475A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | 記憶装置の制御方式 |
| JPS61131048A (ja) * | 1984-11-22 | 1986-06-18 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPS63188870A (ja) * | 1987-01-31 | 1988-08-04 | Nec Corp | 磁気デイスク制御装置 |
-
1988
- 1988-10-28 JP JP63271009A patent/JPH02118744A/ja active Pending
-
1989
- 1989-10-27 FR FR8914145A patent/FR2638548A1/fr active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2638548A1 (fr) | 1990-05-04 |
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