JPH02113713A

JPH02113713A - 波形等化器

Info

Publication number: JPH02113713A
Application number: JP26750088A
Authority: JP
Inventors: Kazuhiro Nakamura; 和弘中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-24
Filing date: 1988-10-24
Publication date: 1990-04-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業−」ニの利用分野）本発明はテレビジョン信号のゴースｌ−除去等に用いら
れる波形等化器に係り、特にマイクロ・プロセッサを用
いた波形等化器に関する。

（従来の技術）波形等化器は、受信側で用意されたトレーニング信号（
既知の基準信号）と受信された入力信号中のトレーニン
グ信号とを比較することによって、入力信号の波形歪の
位置と大きさを判定し、この判定結果を基に波形歪と逆
極性で等振幅の擬似歪みをトランスバーサルフィルタに
より発生させ、これを入力信号に加算して波形歪の除去
を行なうものである。

第６図は従来の波形等化器の構成を示したもので、入力
信号は擬似歪みを発生ずる単位遅延時間Ｔのトランスバ
ーサルフィルタ１に人力され、タップ係数制御回路、２
により決定されたタップ係数が乗じられることにより、
擬似歪が発生される。

このトランスバーサルフィルタ２の出力信号と遅延回路
４を通した入力信号が加算器５で加算されることにより
、等化された出力信号が得られる。

この出力信号から減算器６でトレーニング信号発生回路
３からのトレーニング信号が減算されることにより、波
形歪の位置と振幅が検出される。そして、この減算器６
の出力信号に基づいてタップ係数制御回路２から出力さ
れるタップ係数が修正される。

ここで、入力信号のサンプル値系列をＸＩとし、減算器
６の出力信号のサンプル値系列をＥｉとすれば、ｉ番目
のタップ係数Ｃｉは、Ｃ１＝　Ｃｆ（０）　−ａ　　Σ　Ｅｋ　　−Ｘｋ−１
にのように更新される。但し、ａはＱ　＜　ａ、　＜　ｌ
の実数、ｃｉ（ｏ）は更新前のｉ番目のタップ係数であ
る。

トレーニング信号はある一定周期で受信され、その都度
タップ係数の更新−入力信号のサンプル系列Ｘｉ及び残
留波形歪値系列Ｅｊの取込み一演算による新係数の発生
−損係数の更新という手順によっである回数のタップ係
数の更新を繰返した後、波形歪を打ち消すような値にタ
ップ係数は収束する。なお、タイミング発生回路９はＡ
／Ｄ変換器７、Ｄ／Ａ変換器８等に使用するクロック信
号やトレーニング信号の受信期間を示す信号等の各種の
タイミング情報を発生する。

近年、ディジタル技術の進歩によりこのような波形等化
器をディジタル化すると共にタップ係数制御回路２をマ
イクロ・プロセッサにより実現する傾向にあり、具体的
には例えば文献［１］テレビジヨン学会技術報告ｔＴＥ
Ｊ　Ｔｅｃｈｎｉｃａｌ　ＲｅｐｏｒｔＶｏｌ、１．２
．ＮＯ，１５，ＰＰ、］、３〜１８にそのような例が記
載されている。

第７図にマイクロやプロセッサを用いた波形等化器の構
成例を示す。入力信号はＡ／Ｄ変換器７によりディジタ
ル化された後、各１個の乗算器１１及び加算器１３と２
個のＤフリップ・フロップ１．．２．１４及びタップ係
数を保持するレジスタ１５で１タツプが構成されるトラ
ンスバーサルフィルタ１に入力され、第６図と同様に擬
似歪みが発生される。また、タップ係数制御回路２は入
力波形メモリ２１、タップ係数メモリ２２、出力波形メ
モリ２３及びマイクロ・プロセッサ２４により構成され
る。マイクロ・プロセッサ２４はＡ／Ｄ変換器７により
ディジタル化された入力信号中のトレーニング信号期間
に、入力波形メモリ２１及び出力波形メモリ２３に入力
信号中のトレーング信号と、出力信号中の波形歪の軽減
されたｌ・レーニング信号をそれぞれ取込み、前記タッ
プ係数更新動作を行なう。第７図の波形等化器において
は、第６図に示すトレーニング信号発生回路３および減
算器６の機能は、マイクロ・プロセッサ２４によって実
現されている。

ところで、第７図に示すような波形等化器では、入力信
号中のトレーニング信号の取込みをいかにして行なうか
が重要な課題の一つとなる。すなわち、ＮＴＳＣ信号の
ようなテレビジョン信号用の波形等化器では、４　ｆ　
ＳＣ＝　４．３ＭＩｔｚ　（ｆ　ｓｅ　：カラーサブギ
ャリア周波数）かそれ以」−の高速の変換レ−１−（サ
ンプリングレート）で入力信号をディジタル化する必要
があるため、マイクロ・プロセッサ２４を介してｌ・レ
ーニング信号を取込むことは困難となる。マイクロ・プ
ロセッサを介してのデータ伝送では、データを一度ＣＰ
Ｕ内部のアキュムレータに取込み、その後ＲＡＭにデー
タを書き込むために、」−記のような高速の変換レート
でディジタル化されたトレーニング信号を取込もうとす
ると、極めて高速の動作が可能なマイクロ・プロセッサ
を必要とする。仮に２クロツクでデータをＣＰＵ内部の
アキュムレータに取込み、その後ＲＡＭにデータを書込
むことの出来るマイクロ電プロセッサを仮定しても、こ
のマイクロ・プロセッサは８　ｆ　ｓｃ　−２８，６Ｍ
Ｈｚ以上の周波数で動作できることが必要であり、非常
に高価なものとなってしまう。

また、マイクロ・プロセッサを介さずにＲＡＭへのデー
タの書込み及び読出しを行なうＤＭＡ（Ｄｉｒｅｃｔ　
ＭｅＩＩＩｏｒｙ　Ａｃｃｅｓｓ）方式の採用も考えら
れるが、ＤＭＡ方式はハード・ウェアが複雑になるとい
う問題がある。

さらに、トランスバーサルフィルタ］、遅延回路４、Ａ
／Ｄ変換器７及びＤ／Ａ変換器８からなる等化回路部を
動作させるタイミング発生回路９によって発生されるク
ロックと、マイクロ・プロセッサ２４を動作させるクロ
ックは一般に異なっており、等化回路部とマイクロ・プ
ロセッサ２４とは非同期で動作している。このため、前
述したタップ係数の更新−入力信号のサンプル値系列Ｘ
１及び残留波形歪値系列Ｅｉの取込み→演算による新係
数の発生→新係数の更新というタップ係数の制御手順を
忠実に実行できない可能性がある。

（発明が解決しようとする課題）このように従来のマイクロ・プロセッサを用いたディジ
タル波形等化器では、マイクロ・プロセッサを介してメ
モリに高速のディジタル信号を取込んだりメモリから高
速のディジタル信号を読出すことが困難であり、またＤ
ＭＡ方式はハード・ウェアが複雑であり、さらに等化回
路部とマイクロ・プロセッサとが非同期で動作している
ため、一連のタップ係数制御手順を忠実に実行すること
が難しい、といった問題がある。

本発明は、マイクロ・プロセッサを用いた波形等化器に
おいて、トランスバーサルフィルタのタップ係数制御の
ために必要な高速のディジタル信号のメモリへの取込み
やメモリからのディジタル信号の読出しを高速のマイク
ロ・プロセッサを用いず、しかも簡易なハード・ウェア
構成によって実現でき、またマイクロ・プロセッサ及び
これと非同期で動作する等化回路部間のインクフェイス
を行なうことで一連のタップ係数制御手順を忠実に実行
できる波形等化器を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明はタップ係数制御手段を入力信号と出力信号及び
タップ係数の少なくとも一つをディジタル信号として記
憶する記憶手段と、この記憶手段によるディジタル信号
の取込みまたは該記憶手段からのディジタル信号の読出
しの期間を検出する第１の検出手段と、取込みまたは読
出しの完了を検出してその完了を示す信号を出力する第
２の検出手段と、マイクロ・プロセッサから出力される
取込みまたは読出しを許可する許可信号を検出する第３
の検出手段と、第１の検出手段により検出された取込み
または読出し期間の途中に第３の検出手段により許可信
号が検出された時は、第２の検出手段からの取込みまた
は完了を示す信号の出力を禁止するとともに、次の取込
みまたは読出しを行なうべき期間に該許可信号に対応し
た取込みまたは読出しを行なう手段（請求項１）、また
は第１の検出手段により検出された取込みまたは読出し
期間の途中に第３の検出手段により許可信号か検出され
た時は、その取込みまたは読出しを禁止するとともに第
２の検出手段からの取込みまたは完了を示す信号の出力
を禁止する手段（請求項２）とを備えたことを特徴とす
る。

（作　用）本発明では、マイクロ・プロセッサから例えば入力信号
または出力信号中のトレーニング信号の取込み許可信号
が出力された場合、トレーニング信号がマイクロ・プロ
セッサを介さずに記憶手段である人力波形ＲＡＭまたは
出力波形ＲＡＭに取込まれることにより、高速で動作す
るマイクロ・プロセッサを必要としない。この場合、Ｄ
ＭＡ方式と異なり、取込み許可信号はマイクロ・プロセ
ッサから与えられるので、複雑で高価なハードウェアを
必要としない。また、記憶手段とは非同期で動作するマ
イクロ・プロセッサからの取込み許可信号がトレーニン
グ信号の取込み期間中に発生することが考えられるが、
その場合は途中から取込まれたトレーニング信号を無効
とし、新たなトレーニング信号の取込みをマイクロ・プ
ロセッサを介さずに行なう。

トレーニング信号の取込みが正常に行なわれた後、取込
み完了信号が出力され、トレーニング信号の取込みが停
止される。マイクロ・プロセッサはこの取込み完了信号
を受けて新たなタップ係数の更新を行なう。

トレーニング信号の取込み動作は、マイクロ・プロセッ
サからの新たな取込み許可信号が入力されない限り停止
しているので、マイクロ・プロセッサが新たなタップ係
数の演算を行なっている途中にトレーニング信号の取込
みが行なわれることはなく、タップ係数の更新→入力信
号のサンプル値系列Ｘ１及び残留波形歪値列Ｅｉの取込
み一演算による新係数の発生−新係数の更新という一連
のタップ係数制御の手順が忠実に実行される。

一方、記憶手段からの読出し時、例えばタップ係数ＲＡ
Ｍからタップ係数を読出してマイクロ・プロセッサへ転
送する場合も、マイクロ・プロセッサから転送許ｆｉｌ
信号が人力された時にマイクロＢ・プロセッサへタップ係数の転送を行なうようにし、ま
たタップ係数の読出し・転送中に転送許可信号が出され
た時はその読出し・転送を禁止するとともに、読出し・
転送の完了を示す信号の出力も禁止すればよい。

（実施例）第３図に本発明の一実施例に係る波形等化器の構成を示
す。この波形等化器の基本構成は第６図と同様であり、
大きくはトランスバーサルフィルタ１、タップ係数制御
回路２、加算器３、遅延回路４、加算器５、Ａ／Ｄ変換
器７、Ｄ／Ａ変換器８、タイミング発生回路９からなる
。

ここで、タップ係数制御回路２は入力波形ＲＡ、　Ｍ　
／　ＲＡ　Ｍコントロールブロック２〕、タップ係数Ｒ
ＡＭ／ＲＡＭコントロールブロック２２、出力波形ＲＡ
Ｍ／ＲＡＭコントロールブロック２３及びマイクロ・プ
ロセッサ２４によって構成されている。また、第１図に
示す実施例ではブロック２１，２２．２３におけるＲＡ
Ｍコントロール部にタイミング発生回路９からのタイミ
ング情報が入力されている。

第２図に人力波形ＲＡ　Ｍ　／　ＲＡ　Ｍコントロール
ブロック２１の具体的な構成例を示Ｌ３第３図にその動
作説明のためのタイムチャートを示す。本実施例はＮＴ
ＳＣ信号用の波形等化器であり、受信された入力信号は
ザンプリング周波数４ｆｓｃ（ｆｓｃ＋カラーサブキャ
リア周波数）でディジタル信号に変換されている。また
、ブロック２１はＩＨ（＝１水水平切期間）分のディジ
タル信号を取込む構成をとっている。トレーニング信号
はＩＨ期間内に含まれているものとする。

第２図に示す入力波形ＲＡＭ／ＲＡＭコントロルブロッ
ク２１において、記憶手段である入力波形ＲＡＭ４１に
取込みを行なうライン番号Ｂの情報はマイクロ・プロセ
ッサ２４から出力され、これが取込み期間検出のための
第１の検出手段であるレジスタ３０に、アドレス・デコ
ーダ３１から出力される書込みイネーブル信号ＷＲに基
づいて書込まれる。コンパレータ３２はタイミング発生
回路９におけるＶカウンタ９ａの値Ａとし〕５ジスタ３０の出力値Ｂとを比較して、Ａ＜Ｂ及びＡ＝Ｂ
を示ず信号を出力する。これらＡ＜Ｂ信号及びＡ＝Ｂ信
号と、Ｈカウンタ９ｂからカウント値“９１０−Ｌ”て
出力されるＣＡＲＤ信号は、Ｄフリップ・フロップ３３
で１タロツク分の時間遅延された後、それぞれＯＲゲー
ト１３４の第１人力、ＮＯＲゲート３６の第１入力及び
セレクタ３９の端子Ｃ３Ｏ１Ｄフリツプψフロツプ３５
．３８のクロック入力に与えられる。ＯＲゲート３４の
出力はＤフリップ・フロップ３５の入力端子りに与えら
れ、Ｄフリップ・フロップ３５の出力Ｑ１はＮＯＲゲー
ト３６の第２人力に与えられる。

ＮＯＲゲート３６の出力はＯＲケ−１・３７の第１入力
に与えられ、ＯＲゲート３７の出力はＤフリップ・フロ
ップ３８の入力端子りに与えられる。

Ｄフリップ・フロップ３８の出力Ｑ２はＯＲゲト３４３
７の第２人力と、セレクタ３９のセレクト端Ｔ−８及び
ラッチ４６に入力される。ラッチ４６の書込みイネーブ
ル端子ＯＥには、アドレスデコーダ４５の出力が与えら
れる。

一方、マイクロ・プロセッサ２４からの取込み許可信号
は、取込み許可信号の検出のための第３の検出１段であ
るアドレス・デコーダ５０によって検出され、Ｄフリッ
プ・フロップ４７．４８４９によりタイミング発生回路
９から発せられるクロックＣＬＫと同期かとられること
により単一パルス化された信号Ｑ３が生成され、Ｄフリ
ップ・フロップ３８のリセット端子Ｒに与えられる。

今、入力波形ＲＡＭ４１がトレーニング信号を取込むラ
イン番号Ｂを１００とし、ライン番号１００以前でマイ
クロ−プロセッサ２４からの取込み許＋ｊＪ信号がアド
レス・デコーダ５０で検出されたとすると、第３図に示
すようにＤフリップ・フロップ３８の出力Ｑ２はＬレベ
ルになる。この出力Ｑ２はセレクタ３９．４３のセレク
ト端子Ｓに人力される。セレクタ３９．４３はセレクト
端子ＳがＬレベルのとき添字「０」で示される端子ＷＲ
Ｏ，Ｃ５ＯおよびＡＯへの入力を出力端子ＷＲ，ＣＳ及
びＡより出力し、これをＲＡＭ４１のチップセレクト端
子ＣＳ、書込みイネーブル端子ＷＲ及びアドレス端子ａ
ｄｄｒｅｓｓに与える。その結果、第３図に示すように
ライン番号１．００のディジタル・データ９１．０サン
プルがＲＡＭ４１に取込まれ、このライン番号１００が
終わると同時に、取込み完了を検出するための第２の検
出手段であるＤフリップ・フロップ３８の出力Ｑ２がＨ
レベルとなり、取込み完了が検出される。

一方、マイクロ・プロセッサ２４からの取込み許可信号
がライン番号１００の途中あるいはそれ以降に検出され
た場合には、ライン番号１００の始まりでのＣＡＲＤの
立」二がる時刻（第３図に記号↑で示す）において、Ｄ
フリップ・フロップ３８の出力Ｑ２がＬレベルにあるの
で、ライン番号１０口が終わってもＱ２はＬレベルの状
態に保持され、取込み完了を示す信号（Ｑ２−Ｈレベル
）の出力が禁止される。そして、次のライン番号１００
において第１図のＡ、　／　Ｄ変換器７からのトレーニ
ング信号がＤフリップ・フロップ４０を介して入力波形
ＲＡＭ４１に取込まれる。

マイクロ・プロセッサ２４は取込み許可信号を発した後
、Ｄフリップ・フロップ３８の出力Ｑ２の状態、すなわ
ちＲＡＭ４１へのトレーニング信号の取込みが完了した
かどうかをラッチ４６を介して監視し、Ｑ２が取込み完
了を示すＨレベルになったことを確認して新たなタップ
係数の演算を行なう。なお、Ｑ２がＨレベルになった時
点でセレクタ３９．４．３は添字「１」で示される端子
ＷＲ１，，Ｃ８Ｉ及びＡ１への入力を出力しており、こ
の時ＲＡＭ４１のチップセレクト、書込みイネーブル及
びアドレスデータはマイクロ・プロセッサ２４から与え
られる。

第４図にタップ係数ＲＡ、　Ｍ　／コントロールブロッ
ク２２の具体的な構成例を示す。基本的な構成および動
作は、第２図に示した人力波形ＲＡＭ／ＲＡＭコントロ
ールブロック２１と同様であり、符号６１〜６９．７１
〜８０で示す各回路は第２図における符号３１〜３９．
４１〜５０で示す各回路と相対応している。第４図にお
いてはＤフリップ・フロップ７０、インバータ８１、Ａ
、ＮＤゲグー８２及びＤフリップ・フロップ８３．８４
が新たに追加されている。

前述した入力信号中のトレーニング信号の取込み動作に
おいては、ライン番号１００の途中でマイクロ・プロセ
ッサ２４から取込み許可信号が発せられた場合、ＲＡＭ
３９に一時的にトレーニング信号を途中から取込み、そ
の後にＩＨ分の正しいトレーニング信号を取込むように
していた。トレーング信号の取込みに関し、では、この
ような動作により特に問題は生じない。

しかし、タップ係数ＲＡＭ／ＲＡＭコントロールブロッ
ク２２からトランスバーサルフィルタ１ヘタツブ係数を
転送する場合は、多数のタップ係数−揃えで初めて意味
をなすので、タップ係数を途中から転送したのでは、次
のタップ係数転送まで等化回路部の出力が乱れてしまう
。このような理由から、第４図においてはタップ係数Ｒ
ＡＭ７１の出力信号はセレクタ６９のＣ８出力をインバ
ータ８１によって反転させた信号と、Ｄフリップ・フロ
ップ８４の出力との論理積をとるＡＮＤゲート８２を介
してＤフリップ・フロップ７０に入力されている。その
結果、タップ係数転送ラインの途中で、マイクロ・プロ
セッサ２４から発せられるタップ係数転送許可信号がア
ドレス・デコーダ８０により検出され、Ｄフリップ・フ
ロップ７７．７８．７９を経てタップ係数転送許可信号
の検出信号Ｑ３が出力された場合でも、Ｄフリップ瞭フ
ロップ７０の出力は、全てＬレベルとなる。

タップ係数ＲＡＭ６９のＭＳＢには、第５図に示すトラ
ンスバーサルフィルタ１内の係数レジスタ１５の書込み
イネーブル信号ＷＲが実際のタップ係数に先立って、書
込まれている。従って、マイクロ・プロセッサ２４から
のタップ係数転送許可信号がタップ係数転送ラインの途
中で発せられても、トランスバーサルフィルタ〕内の係
数レジスタ１５への書込みイネーブル信号ＷＲが出力さ
れることはない。そして、次のタップ係数転送ラインに
おいて−揃えのタップ係数群が第５図に示すトランスバ
ーサルフィルタコの係数レジスタ１５群に書込まれるの
で、タップ係数転送ライン２］の途中で、マイクロ−プロセッサ２４からのタップ係数
転送許可信号が発せられても等化出力が乱れることは無
い。

こうしてタップ係数の読出し・転送が正常に行なわれた
後、Ｄフリップ・フロップ６８の出力Ｑ２はＨレベルに
なり、これがラッチ７６を介してマイクロ・プロセッサ
２５で確認され、新たなトレーニング信号の取込みが行
なわれる。

第２図および第４図におけるＤフリップ争フロップ３８
．６８の出力Ｑ２は、マイクロ・プロセッサ２４から新
たな取込み許可信号あるいはタップ係数転送許可信号が
入力しない限り保持され、トレーニング信号の取込み動
作あるいはタップ係数の転送動作は行なわれないので、
等化回路部とマイクロ・プロセッサ２４とが非同期で動
作していても、タップ係数の更新−入力信号のサンプル
値系列Ｘｉ及び残留波形歪値系列Ｅ１の取込み＝前記演
算による新係数の発生−新係数の更新という、一連のタ
ップ制御手順は忠実に実行される。

なお、以」二の実施例では入力波形ＲＡＭ／ＲＡＭコン
トロールブロック２１及びタップ係数ＲＡＭ／ＲＡＭコ
ントロールブロック２２について説明したが、出力波形
ＲＡ　Ｍ　／　ＲＡ　Ｍコントロールブロック２３につ
いても、第２図に示した入力波形ＲＡＭ／ＲＡＭコント
ロールブロック２１と同様に構成することができる。

また、以上の実施例ではＮＴＳＣテレビジョン信号用の
波形等化器について説明したが、ＰＡＬＭＡＣ，ＴＣＩ
等の各種の方式のテレビジョン信号用の波形等化器にも
適用でき、さらには文字放送、ファクシミリ伝送等の一
般のデータ伝送システムの波形等化器にも適用すること
が可能である。

［発明の効果］本発明によれば、マイクロ・プロセッサによるトレーニ
ング信号等の取込み許１■信号あるいはタップ係数等の
読出しく転送）許可信号に基づいて、マイクロ・プロセ
ッサを介さずに取込みまたは読出しを行なうことにより
、高速で動作するマイクロ・プロセッサを必要とせず、
また簡易なハト・ウェア構成によって取込み動作や読出
し動作を行なうことが可能となる。また、取込みまたは
読出しの期間中にマイクロ・プロセッサから取込み許可
信号または読出し許可信号が発せられても、途中から取
込まれた、または読出された内容を無効として、新たな
取込みまたは読出し動作を行なうことができる。

さらに、これらの取込み動作や読出し動作は、マイクロ
・プロセッサから新たな取込み許可信号または読出し許
可信号が入力されない限り行なわれないので、等化回路
部とマイクロ・プロセッサとが非同期に動作していても
、タップ係数の更新→入力信号のサンプル値系列Ｘｊ及
び残留波形歪値系列Ｅｉの取込み一演算による新係数の
発生→新係数の更新という一連のタップ係数制御の手順
を忠実に実行することができ、安定した波形等化動作が
内■能である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る波形等化器の構成を示
す図、第２図は第１図における人力波形ＲＡＭ／ＲＡＭ
コントロールブロックの詳細な構成を示す図、第３図は
第２図の動作を説明するためのタイムチャート、第４図
は第１図におけるタップ係数ＲＡＭ／ＲＡＭコントロー
ルブロックの詳細な構成を示す図、第５図は第１図にお
けるトランスバーサルフィルタの詳細な構成を示す図、
第６図は従来の波形等化器の基本構成を示す図、第７図
は従来のマイクロ・プロセッサを用いた波形等化器の構
成を示す図である。１・・・トランスバーサルフィルタ、２・・・タップ係
数制御回路、２１・・・人力波形ＲＡＭ／ＲＡＭコント
ロールブロック、２２・・・タップ係数ＲＡＭ／ＲＡＭ
コントロールブロック、２３・・・出力波形ＲＡＭ／Ｒ
ＡＭコントロールブロック、３０６０・・・レジスタ（
第１の検出手段）、３８．６８・・・Ｄフリップ・フロ
ップ（第２の検出手段）、５０．８０・・・アドレス・
デコーダ（第３の検出手段）。出願人代理人　弁理士　鈴江武彦第図

Claims

【特許請求の範囲】

（１）ディジタル化された入力信号が入力されるタップ
係数可変のトランスバーサルフィルタと、このトランス
バーサルフィルタを通して等化される出力信号及び前記
入力信号に基づいて前記入力信号の波形歪をディジタル
演算により検出し、その検出結果に基づいて前記タップ
係数を制御するタップ係数制御手段とを有する波形等化
器において、前記タップ係数制御手段は、前記ディジタル演算を行なうマイクロ・プロセッサと、前記入力信号と前記出力信号及び前記タップ係数の少な
くとも一つをディジタル信号として記憶する記憶手段と
、この記憶手段による前記ディジタル信号の取込みまたは
該記憶手段からの前記ディジタル信号の読出し時、その
取込み期間または読出し期間を検出する第１の検出手段
と、前記取込みまたは読出しの完了を検出してその完了を示
す信号を出力する第２の検出手段と、前記マイクロ・プ
ロセッサから出力される前記記憶手段への前記ディジタ
ル信号の取込みまたは読出しを許可する許可信号を検出
する第３の検出手段と、前記第１の検出手段により検出された取込みまたは読出
し期間の途中に前記第３の検出手段により前記許可信号
が検出された時は、前記第２の検出手段からの取込みま
たは読出しの完了を示す信号の出力を禁止するとともに
、次の取込みまたは読出しを行なうべき期間に該許可信
号に対応した取込みまたは読出しを行なう手段とを備え
たことを特徴とする波形等化器。
（２）ディジタル化された入力信号が入力されるタップ
係数可変のトランスバーサルフィルタと、このトランス
バーサルフィルタを通して等化される出力信号及び前記
入力信号に基づいて前記入力信号の波形歪をディジタル
演算により検出し、その検出結果に基づいて前記タップ
係数を制御するタップ係数制御手段とを有する波形等化
器において、前記タップ係数制御手段は、前記ディジタル演算を行なうマイクロ・プロセッサと、前記入力信号と前記出力信号及び前記タップ係数の少な
くとも一つをディジタル信号として記憶する記憶手段と
、この記憶手段による前記ディジタル信号の取込みまたは
該記憶手段からの前記ディジタル信号の読出し時、その
取込み期間または読出し期間を検出する第１の検出手段
と、前記取込みまたは読出しの完了を検出してその完了を示
す信号を出力する第２の検出手段と、前記マイクロ・プ
ロセッサから出力される前記記憶手段への前記ディジタ
ル信号の取込みまたは読出しを許可する許可信号を検出
する第３の検出手段と、前記第１の検出手段により検出された取込みまたは読出
し期間の途中に前記第３の検出手段により前記許可信号
が検出された時は、その取込みまたは読出しを禁止する
とともに前記第２の検出手段からの取込みまたは完了を
示す信号の出力を禁止する手段とを備えたことを特徴と
する波形等化器。