JPH0211183B2 - - Google Patents

Description

請求の範囲 １ CVSDビツト列からアナログ出力を発生する
CVSD変調信号の受信回路であつて： ａ CVSD変調信号を含むビツト列を受信し、該
ビツト列を波して波出力を発生するデジタ
ル・フイルタと、 ｂ 該デジタル・フイルタに接続され、前記ビツ
ト列に応答し、同一極性ビツトが所定数連続し
たときに信号を発生するルール論理回路と、 ｃ 該ルール論理回路に接続され、該ルール論理
回路の出力に応じて変化する電圧を発生する音
節フイルタと、及び ｄ 該音節フイルタで発生された電圧を前記デジ
タル・フイルタで発生された前記波出力と乗
算する乗算手段とを備えたことを特徴とする積
分波回路を備えたCVSD変調信号の受信回
路。 ２ 前記乗算手段は前記デジタル・フイルタと一
体化されている請求の範囲第１項記載の積分波
回路を備えたCVSD変調信号の受信回路。 ３ 前記デジタル・フイルタは複数のラツチが接
続されてフリツプ・フロツプを形成している請求
の範囲第１項記載の積分波回路を備えたCVSD
変調信号の受信回路。 ４ 前記フリツプ・フロツプは回路の中へ及び回
路の中から受動素子をスイツチさせる複数のスイ
ツチを動作させるように接続されている請求の範
囲第３項記載の積分波回路を備えたCVSD変調
信号の受信回路。 ５ CVSD信号をアナログ電圧に変換する受信回
路であつて： ａ CVSD信号を受信し、該信号をデジタル的に
波し、かつ該信号を制御電圧で乗算する乗算
デジタル・フイルタと、 ｂ 音節フイルタと、並びに、 ｃ 前記乗算デジタル・フイルタ及び音節フイル
タに接続され、同一論理状態の複数のCVSDビ
ツトに応答して制御信号を発生し、前記音節フ
イルタを制御して制御電圧を発生せしめるルー
ル論理回路とを備えたことを特徴とする積分
波回路を備えたCVSD変調信号の受信回路。 発明の背景 本発明は、連続可変スロープ・デルタ
（Continuously−Variable−Slope Delta：
CVSD）変調によつて符号化された入力パルスか
らオーデオ信号を検波する技術に関するものであ
る。詳細には、本発明は、コンプリメンタリ金属
−酸化物半導体を用いた集積回路への応用に特に
適している。 CVSD変調は、アナログ信号をデジタル形式に
変換するものとして周知である。これは、スロー
プ・エラーの方向が定められ、ルール（規則）に
従属せしめられる非直線的なシステムである。所
定数のパルスにわたつてスロープ・エラーが同一
方向であれば（ルール）、このシステムはデルタ
変調信号のスロープを変更するように構成され
る。このシステムは、変更された新たなスロープ
値を、ルールにもとずく変更時点まで保持する。
このようにして、オーデオ信号に追随するのに最
小限必要な次々に調整されたスロープを有するこ
とができる。これによつて、オーデオ信号に対す
るデルタ変調信号の追随性が極めて良くなくなる
と共に、信号中のパルス雑音が極めて小さくな
る。上述の事項は周知であり、多数の文献に例示
されている。このような参照文献を二つほど挙げ
れば、R.Steele著“Dela Modulation System”、
及び“Closed Loop Companding Ratio Cotrol
for Continuously Variable Slope Delta
Modulation”と題し本件出願の譲受人に譲渡さ
れた米国特許第4151517号がある。 CVSDシステムには３種の特徴的な雑音が存在
する。これらはアイドル信号、量子化雑音及びビ
ートである。アイドル信号は、典型的にはビツ
ト・レートの半分の6KHzの周波数を有する鋸歯
状波その他の周期的信号である。これは、無信号
期間内に情報ビツトを変化させることによつて発
生する。量子化雑音は、限定された信号とこれか
ら得られるアナログ信号との差異によつて発生す
る誤差信号である。ビートは、入力周波数とアイ
ドル周波数の積である。フイルタに再生信号を供
給することによつて、CVSD受信機内に存在する
上述の雑音成分やオーデオ帯域外のすべての成分
を波するのが通例である。これは、通常、信号
が既にアナログ信号として再生されているCVSD
復調器の後段にアナログフイルタを設置すること
により達成される。CVSD処理後に不要成分を除
去することによつて、再生信号の明瞭度が改善さ
れる。 通信用受信機内でCVSD復調を行なう場合、上
述のフイルタとして、通常、3KHz程度の遮断周
波数を有するローパス・フイルタが用いられよ
う。これは音声信号を最大にすることと歪みを最
小にすることの兼合いから定められる。通信用受
信機の帯域幅は限られており、このためデジタル
信号のビツト・レートは比較的低くなる。この結
果、可聴雑音成分が帯域内に現われ、明瞭度に影
響を及ぼす。遮断周波数を比較的低くすることに
より、放送信号を保存しつつ大部分のアイドル信
号、量子化雑音及びビートを除去することができ
る。このようなフイルタをアナログ要素で構成す
ることは、実現が困難でコスト高になる。このよ
うなフイルタは、比較的大形の個別部品で構成さ
れよう。これに対して、デジタル・フイルタは
CMOSその他の集積回路技術で容易に実現でき
るが、これをアナログ信号ないしはこれに準じた
信号の再生位置に設置することは満足すべきこと
ではない。 本発明の１つの目的は、CVSD信号の再生にお
けるデジタル波を提供することにある。 本発明の他の目的は、チツプ上に実現できる、
パルス波を備えたCVSD受信回路を提供するこ
とにある。 本発明の他の目的は、その詳細な説明によつて
明らかになろう。 発明の概要 受信回路ループ内のデジタル・フイルタに
CVSD情報を含むデジタル信号を供給することに
より、CVSD変調信号が検波される。このデジタ
ル・フイルタの出力を抽出したルール論理回路
（rule logic circuit）は、音節フイルタ
（syllabic filter）を制御し、デジタル・フイルタ
の出力で乗算された信号を発生せしめる。この乗
算結果は、検波され波されたCVSD信号に外な
らない。

【図面の簡単な説明】

第１図は、本発明に使用する回路のブロツク図
である。 第２図は、第１図示のブロツク図に対応する回
路の詳細なゲート構成図である。 第３図は、第２図のフリツプ・フロツプの回路
図である。

【発明の詳細な説明】

第１図は、本発明に使用する回路のブロツク図
である。第１図中、端子１０はCVSD変調信号を
含む信号を受信する。説明の便宜上、CVSD変調
信号はオーデオ帯域の情報を含むものとする。こ
の信号のデータ速度は、毎秒12Kビツトである。
端子１０の信号は、クロツク１４のタイミングで
動作するデジタル・フイルタ１２に結合される。
デジタル・フイルタ１２で波されたアナログ出
力は、乗算回路１２に取出される。このデジタ
ル・フイルタ１２の出力はルール論理回路１８に
も取出され、このルール論理回路１８は音節フイ
ルタ２０に入力供給する。この“音節”の用語
は、音節フイルタ２０が典型的な語の音節の長さ
程度の時定数を有していることを示す意味で用い
られる。ルール論理回路１８からの命令で定まる
音節フイルタ２０の出力は、乗算回路１６におい
て、デジタル・フイルタ１２の出力と乗算され、
端子２２上にオーデオ信号に近似した信号を再生
する。この信号は、通常CVSD変調回路内に存在
する積分回路と整合するように、積分されなけれ
ばならない。この積分を積分回路２４で行なつて
もよいし、通常はオーデオ増幅回路の一部となつ
ているデエンフアシス回路を利用して行なつても
よい。第１図の回路はCVSD受信回路と称される
が、このような回路あるいはフイルタを除いた同
様な回路がCVSD変調信号を放送する送信回路の
一部ともなつている点に留意されたい。 第２図は積分波回路と組合せられたCVSD受
信回路の回路図であり、また第３図は第２図のフ
リツプ・フロツプ・ユニツトの拡大回路図であ
る。第２図と第３図において、端子３０に供給さ
れたCVSD信号は遅延ユニツト３２を経てリクロ
ツキング（reclocking）フリツプ・フロツプ３４
に導かれる。このリクロツキング・フリツプ・フ
ロツプ３４には、信号線３７と３８′から交番極
性のクロツク・パルス（Ｃと）も結合される。
遅延ユニツト３２とリクロツキング・フリツプ・
フロツプ３４は、正しい時点で適切な整形パルス
を供給するために、当該回路で使用されるもので
あるが、これらは本発明の実施上本質的ではな
い。 リクロツキング・フリツプ・フロツプ３４から
のパルス列は、信号線３６上をデジタル・フイル
タ３８へと導れる。このデジタル・フイルタ３８
は、縦続接続されてシフトレジスタを形成する複
数の（この場合、24個の）フリツプ・フロツプ４
０を備えたトランスバーサル・デジタル・フイル
タである。所要の代数的極性に応じて、Ｑ端子か
らＤ端子への接続又は端子からＤ端子への接続
が採用される。初段のフリツプ・フロツプ４０の
出力端子（ここでは“Ｏ”と表示されている）は
最終段のフリツプ・フロツプの対応の端子に接続
され；第２段のそれは最終段から１つ前段のそれ
に接続され、以下同様の規則に従つて各フリツ
プ・フロツプが接続されている。各フリツプ・フ
ロツプ４０の他に抵抗が存在するが、これらは電
気的直結を達成するものではないことに留意され
たい。通常デジタル・フイルタを実現するには、
隣接遅延要素間の各相互接続点は抵抗を介して当
該デジタル・フイルタの出力端子に接続される。
この接続はデジタル・フイルタ３８内で修正され
るものであり、またR₁ないしR₁₂と表示された各
抵抗は、抵抗値の％偏差を最小にするように計算
された直・並列接続がなされる。これによつて、
CMOS技術を用いて、R₁ないしR₁₂をチツプ上に
形成することが一層容易になる。このデジタル・
フイルタ３８内の各抵抗の値は表に例示するよ
うに構成される。

【表】

【表】 典型的なデジタル・フイルタにおいては、各遅
延要素のＱ又は端子は抵抗回路網に接続され
る。これは、慣用のデジタル・フイルタにあつて
は各抵抗R₁ないしR₁₂のフリツプ・フロツプ側の
電圧が２値のうちの１つを取得ることを意味す
る。これに対して、第２図のフリツプ・フロツプ
４０においては、端子Ｏが抵抗を介して端子Ｖの
電位と接地電位とに交互に切替えられる。これに
よつて乗算が行なわれ、デジタル・フイルタ３８
は乗算フイルタとなる。これについては、フリツ
プ・フロツプ４０の構成に関連して後述する。デ
ジタル・フイルタ３８で波され乗算された出力
は信号線４２上をバツフア４４に、さらに出力端
子４６に導かれる。デジタル・フイルタ３８の中
間点の信号は信号線４８上をフリツプ・フロツプ
５０に導かれるが、このフリツプ・フロツプ５０
はフリツプ・フロツプ５２，５４と共にシフトレ
ジスタを形成している。これらフリツプ・フロツ
プ５０，５２及び５４の各出力を受ける論理ユニ
ツト５６は、フリツプ・フロツプ５０，５２及び
５４が同時に同一の論理状態になつたときに信号
線５８上に信号を発生する。これは第１図のルー
ル論理回路１８に該当する。同一極性のビツトが
３個連続すると、信号線５８上に表示されたルー
ルが変更せしめられる。この変更を受けた伝達ゲ
ート６０は、抵抗６２を接地への接続から電圧
V_DDへの接続に切替える。抵抗６２に電流が流れ
ないときは、電圧V_DDを分割する抵抗６６と６８
によつて定まる電荷がコンデンサ６４に保持され
る。抵抗６２にいずれかの方向の電流が流れる
と、コンデンサ６４の電圧が変化する。この電圧
は、信号線７０、バツフア７２及び信号線７４を
経て各フリツプ・フロツプ４０の端子Ｖに供給さ
れる。 第３図は、第２図のフリツプ・フロツプ４０の
ゲート構成図である。“フリツプ・フロツプ”と
いう用語を用いてきたのは第３図示の回路が慣用
のフリツプ・フロツプ機能を備えているためであ
るが、第３図の説明から明らかになるように、こ
の回路はその他の機能も備えている。第３図を参
照すれば、Ｓ入力端子はノアゲート８０の一方の
入力端子に接続されている。これは、当該回路の
動作をイネーブル又はデセーブルするためのセツ
ト端子である。端子Ｃとは、それぞれクロツク
入力端子とアンチクロツク入力端子であり、これ
らはそれぞれ伝達ゲート８２と８４に接続されて
いる。これら伝達ゲート８２と８４の共通接続点
８６はノアゲート８０の他方の入力端子に接続さ
れ、このノアゲート８０の出力は、端子に取出
されると共にインバータ８８を介してＱ端子に取
出される。このインバータ８８の出力は伝達ゲー
ト８４の入力端子にも結合され、この結果、伝達
ゲート８２，８４及びインバータ８８の組合せ
は、ノアゲート８０によつてイネーブルされるハ
ーフ・フリツプ・フロツプないしはラツチを構成
することになる。この回路の２個縦続接続する
と、クロツク入力とアンチクロツク入力の組合せ
に基づくフル・フリツプ・フロツプになる。出力
端子Ｑとの双方は、第２の伝達ゲートの組９０
と９２に内部接続されている。これら伝達ゲート
９０と９２の共通接続点９４は、抵抗９６を介し
て出力端子Ｏに取出される。正の信号と負のＱ
信号によつて伝達ゲート９０が導通せしめられる
と、電位Ｖが抵抗９６を介して出力端子Ｏに供給
される。これとは逆に、正のＱ信号と負の信号
によつて伝達ゲート９２が導通せしめられると、
共通接続点９４従つて抵抗９６が接地される。第
３図示の回路の論理動作は、表に示すこの回路
の真理値表を検討すれば一層明確になろう。

【表】 第３図示の回路は、抵抗を介して出力端子に接
続される多段の遅延機能を備えた汎用のトランス
バーサル・デジタル・フイルタとはいくつかの点
で異なつている。以下これについて述べる。遅延
段数を定めかつ抵抗値を計算して所望の波量を
得るために、周知の手法が用いられる。通常、こ
の計算手法によつてシフトレジスタに対する必要
最小限の段数とクロツク周波数を設定される。設
計時の計算において、ある部分については、フイ
ルタ特性を実現するために負の極性が必要になろ
う。これは、負極性が必要な箇所においては、抵
抗をＱ端子ではなく端子に接続したフリツプ・
フロツプを用いて時間遅延を行なうことにより達
成される。あるいは、そのフリツプ・フロツプを
Ｑ端子からではなく端子からドライブすること
によつても同様の結果が得られる。このような変
更により、連続したフリツプ・フロツプにおいて
極性変更が繰返えされる。シフトレジスタの接続
に関する上記いずれの方法も、設計上の選択的事
項にすぎない。 第３図示の回路は汎用回路の３つの欠点を解消
したものである。第１に、周知の計算手法に従つ
て実現される各抵抗の抵抗値の比率は、10：１あ
るいはそれ以にもばらついた値となろうが、この
ような抵抗値の比率をCMOS技術で実現するこ
とは困難である。これを改良した第３図の回路に
おいては、各抵抗が直・並列の組合せで設置さ
れ、これらの最大比率はほぼ２：１におさまつて
いる。 第３図の回路における第２の改良点は、汎用の
デジタル・フイルタでは、フリツプ・フロツプに
論理動作を行なわせるため、各抵抗に同一の値の
電流を供給していたことに由来している。この電
流はフリツプ・フロツプにとつて過大であり、そ
の動作とフイルタ動作が妨げられていた。第３図
の回路は、フリツプ・フロツプの論理動作と電流
処理とを分離することによつて、従来の欠点を克
服している。第３図を参照すれば、フリツプ・フ
ロツプは伝達ゲート８２，８４、ノアゲート８０
及びインバータ８８から構成されている。しかし
ながら、Ｑ端子も端子も当該フイルタの抵抗へ
の出力端子として使用される代りに、FETゲー
ト９０と９２で構成された単極両投（double−
throw）スイツチに接続されている。このスイツ
チは、抵抗９６に流れる電流値と無関係に、電圧
Ｖを抵抗R₁ないしR₁₂へ供給するのである。 第２図と第３図の回路が慣用のデジタル・フイ
ルタと異なる第３の点は、ある範囲変化する第３
図の電圧値Ｖを使用していることである。この可
変電圧は、第２図の回路において、音節フイルタ
の出力として取出される。音節フイルタの出力電
圧をそのようにスイツチすることにより、第２図
の回路はデジタル・フイルタと乗算回路との複合
回路として動作する。第１図を参照すれば、この
デジタル・フイルタ１２と乗算回路１６との組合
せは端子２２に出力を発生し、これはフイルタ２
４で波されてCVSD信号のオーデオ再生信号と
なる。この乗算回路とフイルタの組合せは、本願
の譲受人に譲渡された保属中の米国特許出願、社
内整理番号CM−80659、に開示され特許請求が
なされている。 再び第２図を参照して、各フリツプ・フロツプ
４０がクロツクパルス(C)とアンチ・クロツクパル
ス（）の双方に結合されている点に留意された
い。あるフリツプ・フロツプ４０がクロツクパル
スでトリガされ、また隣接のフリツプ・フロツプ
がパルスでトリガされるように接続替えするこ
ともできる。これによつて、第２Ａ図のフイルタ
の動作周波数を見掛け上二重化することができ
る。