JPH02109342A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は低雑音、超高速素子として開発が進められてい
る化合物半導体（ＧａＡｓなど）を使用するＭ Ｅ Ｓ
Ｆ Ｅ ＴやＨＥ Ｍ Ｔなどの半導体装置の製造方
法に関するもので、ＦＥＴのソース抵抗をとができ製造
方法を提供しようとするものである。[Detailed description of the invention] (a) Industrial application field The present invention is directed to MES using compound semiconductors (such as GaAs), which are being developed as low-noise, ultra-high-speed devices.
This invention relates to a method of manufacturing semiconductor devices such as FETs and HEMTs, and attempts to provide a manufacturing method that can reduce the source resistance of FETs.
（ロ）従来の技術
第１図に示す丁程図を利用して、従来から用いられてい
る耐熱ゲートを極を用いたセルファラインタイプのＧａ
ＡｓＭＥＳＦＥＴの典型的なプロセスを説明する。(b) Conventional technology Using the process diagram shown in Figure 1, a self-line type Ga
A typical process of AsMESFET will be explained.
クロム（Ｃｒ）をドープした半絶縁性ＧａＡｓ基板にに
Ｓｉイオンをエネルギー３０ＫｅＶで３×１０’ｃｍ″
□′で選択注入し、８５０℃での熱処理で活性化してｎ
型導電層（４１）を基板（４２）上に有する半導体基板
（４（１）を形成する（第４図ａ）。Si ions were deposited on a semi-insulating GaAs substrate doped with chromium (Cr) at an energy of 30 KeV to a size of 3 x 10'cm''.
Selective injection was performed at □', activated by heat treatment at 850℃, and n
A semiconductor substrate (4(1)) having a type conductive layer (41) on a substrate (42) is formed (FIG. 4a).
次いで、半導体基板（４０）表面上にタングステンシリ
サイド（ＷＳｉ）をＲＦスパッタ技術を用いて５０００
人堆積して、酸素を４％含むＣＦ、ガスを用いたＲＩＥ
（反応性イオンエツチング）で１）ｔ ｒｒｌのゲー
ト長を有するゲートを極（４３）を半導体１ｇ板（４ｎ
）ｌ−７，に形成し、その後このゲート電極をマスクと
して、 ｌ ５０ＫｅＶ、 ］、５Ｘ Ｉ Ｑ”ｃ
ｍ−’の高ドーズの８１イオン（４４）を半導体基板（
４ｏ）内に注入し、その後８００℃で熱処理を行ない低
抵抗のコンタクト層（４５）を形成する（第４図ｂ）。Next, 5000 tungsten silicide (WSi) is deposited on the surface of the semiconductor substrate (40) using RF sputtering technology.
RIE using human-deposited CF gas containing 4% oxygen
(Reactive ion etching) 1) A gate having a gate length of trrl is etched from the electrode (43) to a semiconductor 1g plate (4n
) l-7, and then using this gate electrode as a mask, l 50KeV, ], 5X I Q”c
A high dose of 81 ions (44) of m-' was applied to the semiconductor substrate (
4o) and then heat-treated at 800° C. to form a low-resistance contact layer (45) (FIG. 4b).
次いで、ゲートを極（４３）を挟んでその両側の半導体
基板（４（ｌｌＩ＝、に、ソース電極（４６）とドレイ
ン電極（４７）を形成する（第４図Ｃ）。Next, a source electrode (46) and a drain electrode (47) are formed on the semiconductor substrate (4 (llI)) on both sides of the gate with the pole (43) in between (FIG. 4C).
（ハ）５！明が解決しようとする課題
この従来方法によるＦＥＴ構造では、コンタクト層（４
５）となる０４層はイオン注入時の散乱及び熱処理時の
横方向拡散によってゲート電極下にも拡がり （破線（
４８）はこの拡がりを誇張して示している）、ゲートを
極とコンタクトする為に耐圧（とくに、ゲート・ドレイ
ン間）が低ｆするという問題がある。(c) 5! Problems that Akira is trying to solve In the FET structure using this conventional method, the contact layer (4
5) The 04 layer spreads under the gate electrode due to scattering during ion implantation and lateral diffusion during heat treatment (dashed line (
48) shows this spread exaggeratedly), there is a problem that the withstand voltage (particularly between the gate and drain) is low because the gate is in contact with the pole.
＋、イδ明は、このゲート・ドレイン間の耐圧を。+, δ is the withstand voltage between the gate and drain.
・／−ス抵抗を実質的に増大させることなく向上させる
ことができる半導体装置の製造方法を提供しようとする
ものである。- An object of the present invention is to provide a method for manufacturing a semiconductor device that can improve the resistance without substantially increasing it.
（ニ）課題を解決するための手段
本特明は−に記問題点を解決するために、半導体基板−
Ｌに耐熱ゲート電極を形成した後、絶縁膜を該耐熱ゲー
ト電極を含む半導体基板上に付設し、耐熱ゲート電極の
ドレイン側が影になるように絶老、★１１分を組め方向
からイオンビームエツチングし、ドレイ／側に残存絶縁
膜を付けた状態で半導体基板内にイオンを注入すること
を特徴とするものて一１具体的には、半導体基板上に耐
熱ゲート１４極を選択的に形成するＬ程と、該耐熱ゲー
ト電極を付設した半導体基板りに絶縁膜を形成する工程
と、ｊｊｊ記耐熱ゲート電極のドレイン１を極側の側面
り及び該側面に隣接する半導体基板上の絶縁膜が残るよ
うに、前記絶縁膜に対して斜め方向から該絶縁膜をエツ
チングするイオンビームを付与する一Ｌ程と、この残存
絶縁膜を付けた状態で、前記半・９体ｗ板内にイオンを
注入して該半導体基板内に低抵抗層を形成する工程とを
含むことを特徴とするものである。(d) Means for Solving the Problems In order to solve the problems described in -, the present invention provides a semiconductor substrate -
After forming a heat-resistant gate electrode on L, an insulating film is attached on the semiconductor substrate including the heat-resistant gate electrode, and ion beam etching is performed from the direction of ★11 minutes so that the drain side of the heat-resistant gate electrode is in the shadow. The method is characterized in that ions are implanted into the semiconductor substrate with a residual insulating film attached to the drain/side. Specifically, 14 heat-resistant gate poles are selectively formed on the semiconductor substrate. a step of forming an insulating film on the semiconductor substrate to which the heat-resistant gate electrode is attached; Apply an ion beam to the insulating film from an oblique direction so that the remaining insulating film remains. The method is characterized in that it includes a step of forming a low-resistance layer in the semiconductor substrate by implanting the semiconductor substrate.
くホ）作用
ドヅε明方法では、耐熱ゲート電極を有する半導体基板
に低抵抗層を形成するイオン注入を、該耐熱ゲートを極
のドレイン側の側面及び該側面に隣接する半導体基板Ｉ
−に付設した絶縁膜を保護膜として、半導Ｉ＄基板Ｉ−
に施こすようにしているのて−１；１ミ入イオンは耐熱
ゲート電極下及びそのドレイン側の隣接領域に散乱など
で浸入しにくく、該゛ハ領域の低抵抗化を防止でき、ド
レイン耐圧を向にさせることがきる。In the method, ions are implanted to form a low-resistance layer in a semiconductor substrate having a heat-resistant gate electrode.
- As a protective film, the semiconductor I$ substrate I-
The ions that enter the area under the heat-resistant gate electrode and the adjacent region on the drain side are difficult to penetrate due to scattering, which prevents the resistance from becoming low in this area, and increases the drain breakdown voltage. can be turned to the right direction.
（へ）実施例
本発明の一実施例を第１図に示す−Ｌ程図を参与にして
説明する。本実ｊＭｔ列はイオン注入型の５ｉＥＳ Ｆ
Ｅ Ｔの製造方法を示すものである。(F) Embodiment An embodiment of the present invention will be described with reference to the -L diagram shown in FIG. The actual jMt array is an ion-implanted 5iES F.
This shows a method for manufacturing ET.
Ｃ「をドープした半絶縁性ＧａＡｓ基板上にＳイオンを
エネルギー３０ＫｅＶで３×ｌＯ１′ｃｍ−′で選択注
入し、８５０℃でのＩＰ！１処理で活性化してｎ型導電
層（２）を基板（３）上に有する半導体基板（１）を形
成する（第１図ａ）。On a semi-insulating GaAs substrate doped with C, S ions were selectively implanted at an energy of 30 KeV and 3×lO1'cm-', and activated by IP!1 treatment at 850°C to form an n-type conductive layer (2). A semiconductor substrate (1) is formed on a substrate (3) (FIG. 1a).
次いで、半導体基板（１）表面上にタングステンンリサ
イド（ＷＳｉ）をＲＦスパッタ技術を用いて５０００人
堆積して、酸素を・１％含むＣＦ、ガスを用いたＲＩＥ
（反応性イオンエンチング）で１μｍのゲート長を有す
るゲートｔｌ！１（４）を半導体基板（１）ｌ−に形成
する（第１図ｂ）。Next, 5000 tungsten silicide (WSi) was deposited on the surface of the semiconductor substrate (1) using RF sputtering technology, and RIE was performed using CF gas containing 1% oxygen.
Gate tl with a gate length of 1 μm (reactive ion etching)! 1(4) is formed on the semiconductor substrate (1)l- (FIG. 1b).
その後、このゲート電極−Ｌを含めて半導体基板（＋
）１１：フラス？ｃＶＤ法で、Ｓ＋Ｏ＊膜、Ｓｉｘ、膜
などの絶縁膜（実施例ではＳ°ｉ０＊膜）（５）を２：
’＋００人堆積する（第１図Ｃ）。次いで、この絶縁膜
（５）に対して斜め方向から該絶縁膜をイオンビームエ
ンチング（ＩＢＥ）する。このエツチング条件は、真空
度８×１０−″トール、３００ｅ〜′であり、入射角度
は耐熱ゲート？ｌｔ極（４）のドレイン側の側面（４ａ
）が入射イオン（アルゴンイオン）（６）に対して斜め
になる様に（実施例では４５゛ ）している。このＩＢ
Ｈによって、半導体基板（１）［−の絶縁膜（５）は耐
熱ゲート電極（４）によって影となる部分、即ち耐熱ゲ
ートを極（４）の１ｊｉ記側面（４ａ＞！−１及び該側
面に隣接する半導体基？Ｆｉ（１）、Ｊ−で残され、そ
の他の部分がエツチング除去される。（７）はこのよう
にして残された残存絶縁膜である（第１図ｄ）。Thereafter, the semiconductor substrate (+
)11: Frass? An insulating film (S°i0* film in the example) (5) such as S+O* film, Six film, etc. is 2:
'+00 people are deposited (Figure 1C). Next, this insulating film (5) is subjected to ion beam etching (IBE) from an oblique direction. The etching conditions are a vacuum degree of 8×10-'' Torr and 300e-', and an incident angle is the side surface (4a) on the drain side of the heat-resistant gate?lt pole (4).
) is made oblique to the incident ion (argon ion) (6) (45° in the example). This IB
By H, the insulating film (5) of the semiconductor substrate (1) [- is shaded by the heat-resistant gate electrode (4), that is, the heat-resistant gate is located on the 1ji side surface (4a>!-1 and the side surface) of the pole (4). The semiconductor groups ?Fi(1) and J- adjacent to the ?Fi(1) and J- are left behind, and the other portions are etched away.(7) is the remaining insulating film left in this way (FIG. 1d).
１大に、自（熟ゲート電極（４）をマスクにして、１：
＞０ＫｅＶ、］、５Ｘ１０”ｃｍ−’の高ドーズの８１
イオン注入を、イオン（８）が半導体基板に垂直に向く
ように半導体基板（１）に対して行なう。このイオン注
入後、８００℃での熱処理を行なうことによって半導体
基板（１）内に、低抵抗層（９）が形成される。この低
抵抗層（９）の、耐熱ゲート電極（４）の側面（ドレイ
ン側） （４ａ）側における境界（ｌｆｌ）は、残存絶
縁膜（７）の存在によってこの残存絶縁膜（７）の分だ
け側面（４ａ）から離間して形成さｔする（第１図ｅ）
。1 large, self (using the ripe gate electrode (4) as a mask, 1:
>0KeV, ], 81 at a high dose of 5X10"cm-'
Ion implantation is performed into the semiconductor substrate (1) such that the ions (8) are oriented perpendicularly to the semiconductor substrate. After this ion implantation, a low resistance layer (9) is formed in the semiconductor substrate (1) by performing heat treatment at 800°C. The boundary (lfl) of this low-resistance layer (9) on the side surface (drain side) (4a) of the heat-resistant gate electrode (4) is caused by the presence of the remaining insulating film (7). (Fig. 1e)
.
次に、耐熱ゲート電極（４）の両側の低抵抗層（５１）
トに、３層構造（Ａｕ＋Ｇｅ／’Ｎｉ／’Ａｕ）のオー
ミｌり電極（＋１）（１２）を形成し、オーミックｔＴ
ｈ（Ｉ＋）はソース電極として、又オーミ・ｌり電極（
１２）はドレイン電極として利用される。Next, low resistance layers (51) on both sides of the heat-resistant gate electrode (4)
Ohmic electrodes (+1) (12) with a three-layer structure (Au+Ge/'Ni/'Au) are formed on the
h (I+) can be used as a source electrode, or as an ohmic or diagonal electrode (
12) is used as a drain electrode.
第２図は本発明方法をＨＥ Ｍ Ｔに適用したもののｉ
ｆｆ Ｆ＆図である。これはＨＥ Ｍ Ｔのｎ″）層（
２７）を形成する場合に本発明の思想を利用しているも
のである。半導体基板（２０）はＧａＡｓ半絶縁基板（
４５０ｉｔ ｍ） （２１）上にアンドープのＧａＡｓ
層（８０００人＞ ＜２２）と、ｎＡｅＧａＡｓ層（１
゜ＯＸ Ｉ Ｏ”ｃｍ−’、２００人） （２３）と
、ｎＧａＡＳ層＜ ３ Ｘ Ｉ ０１７ｃｍ−’、２５
０人）（２４ンとを有しており、この半導体基板（２０
）上には耐熱ゲート電極（２５）が設けられており、こ
の耐熱ゲート電極（２５）のドレイン電極（２８）側の
側面（２５ａ）には第１実施例の場合と同様の残存絶縁
膜（２６）が設けられている。この耐熱ゲート電極（２
５）と残存絶縁膜（２６）は耐熱ゲート電極（２５）の
両側のｎ＋イオン注入領域（低抵抗体層＋ （２７）（
２７）をイオン注入法で形成する際にマスクとして利用
される。（２９）はソース７ｊｉ極である。Figure 2 shows the result of applying the method of the present invention to HEMT.
ff F & diagram. This is the n″) layer (
27) utilizes the idea of the present invention. The semiconductor substrate (20) is a GaAs semi-insulating substrate (
450it m) (21) Undoped GaAs on top
layer (8000 ><22) and nAeGaAs layer (1
゜OX I O"cm-', 200 people) (23) and nGaAS layer < 3 X I 017cm-', 25
0 people) (24 people), and this semiconductor substrate (20
) is provided with a heat-resistant gate electrode (25), and on the side surface (25a) of the heat-resistant gate electrode (25) on the drain electrode (28) side, a residual insulating film (25) similar to that of the first embodiment is provided. 26) is provided. This heat-resistant gate electrode (2
5) and the remaining insulating film (26) are the n+ ion implanted regions (low resistance layer + (27)) on both sides of the heat-resistant gate electrode (25).
27) is used as a mask when forming by ion implantation method. (29) is the source 7ji pole.
第３図は本発明方法をヘテロ接合（ＡｌＧａＡｓ Ｇａ
Ａｓ）ＭＩＳＦＥＴに適用したものの構成図である。こ
れはｎ″″層（３９）を形成する場合に本躇明の思想を
利用しているものである。半導体基板（３＋１）はＧａ
Ａｓ半絶縁基板（４５０μｍ＞（３１）１−にアンドー
プのＧａＡｓ層（１μｍ） （３２）と、アンドープの
ＡｆｆｉＧａＡｓ層（５００人）（３３）とを有してお
り、この半導体基板（３０）Ｉ−、にはｎＧａＡｓｔＩ
Ｊｌｉ ｆ１、Ｑｘｌ Ｑ”ｃｍ−’、 ５０００λ
ｌ （３４）とタングステン電極（３５）とからなる耐
熱デートｔｉ（３６）が設けられており、この耐熱ゲー
トを極（３６）のドレインを極（３７）側の側面（３６
ａ）に（、！第１実施例の場合と同様の残存絶縁膜（３
８）が設すられている。この耐熱ゲートを極（３６）と
残存絶縁膜（３８）は耐熱ゲート電極（３６）と両側の
ｎ＋イオン注入領域（低抵抗体層） （３９）（３９）
をイ オン注入法で形成する際にマスクとして利用され
る。Figure 3 shows the method of the present invention applied to a heterojunction (AlGaAs Ga
As) It is a block diagram of what is applied to MISFET. This utilizes the idea of the present invention when forming the n'''' layer (39). The semiconductor substrate (3+1) is Ga
The semiconductor substrate (30) has an undoped GaAs layer (1 μm) (32) and an undoped AffiGaAs layer (500 layers) (33) on an As semi-insulating substrate (450 μm>(31)1-). -, nGaAstI
Jli f1, Qxl Q"cm-', 5000λ
A heat-resistant date ti (36) consisting of a tungsten electrode (35) and a tungsten electrode (34) is provided, and this heat-resistant gate is connected to the side surface (36) of the pole (37) side with the drain of the pole (36).
a) (,! The remaining insulating film (3) similar to the case of the first embodiment
8) is established. The heat-resistant gate electrode (36) and the remaining insulating film (38) are the heat-resistant gate electrode (36) and the n+ ion implanted regions (low resistance layer) on both sides (39) (39)
It is used as a mask when forming by ion implantation method.
（ト） 発明の効果
本発明は以ヒの説明から明らかな妬く、ドレイン［１１
１１の耐熱ゲート電極［極近（ｆＪにはｎ“層（低抵抗
体層）がイオン）を人されないので、高ドレイン耐圧が
保証される。ソース側の耐熱ゲート１を極近傍には必要
なイオンが注入されるため低ソース抵抗の要請は害なり
れない。(G) Effects of the Invention The present invention is effective against envy and drain [11
A high drain breakdown voltage is guaranteed because the heat-resistant gate electrode 11 on the source side is not exposed to the heat-resistant gate electrode 11 (the n layer (low-resistance layer) is ionized at fJ). Since ions are implanted, the requirement for low source resistance is not harmful.
以Ｌ、本発明を、単純な耐熱ゲートｔｉのセルファライ
ンプロセスを用いて説明をしたが、本発明はサイドウオ
ールなどを用いた各種の耐熱ゲートｔｈのセルファライ
ンプロセスに適用することができる。Hereinafter, the present invention has been explained using a simple self-line process for heat-resistant gates ti, but the present invention can be applied to self-line processes for various heat-resistant gates th using sidewalls and the like.
４、 図面の簡ｌ１ｔｆｔ説明
第１図は本発明方法の１実施例の工程図である。第２図
、鄭３図は本発明方法をそれぞれ異なるタイプのＦＥＴ
に適用してなるものの構成図である。第４図は、従来方
法の工程図である。4. Simplified explanation of drawings FIG. 1 is a process diagram of one embodiment of the method of the present invention. Figures 2 and 3 show the method of the present invention for different types of FETs.
It is a block diagram of what is applied to. FIG. 4 is a process diagram of a conventional method.
Claims (1)
工程と、該耐熱ゲート電極を付設した半導体基板上に絶
縁膜を形成する工程と、前記耐熱ゲート電極のドレイン
電極側の側面上及び該側面に隣接する半導体基板上の絶
縁膜が残るように、前記絶縁膜に対して斜め方向から該
絶縁膜をエッチングするためイオンビームを付与する工
程と、この残存絶縁膜を付けた状態で、前記半導体基板
内にイオンを注入して該半導体基板内に低抵抗層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。1. A step of selectively forming a heat-resistant gate electrode on a semiconductor substrate, a step of forming an insulating film on the semiconductor substrate attached with the heat-resistant gate electrode, and a step of forming an insulating film on the side surface of the heat-resistant gate electrode on the drain electrode side. a step of applying an ion beam to the insulating film in order to etch the insulating film obliquely to the insulating film so that the insulating film on the semiconductor substrate adjacent to the side surface remains; A method for manufacturing a semiconductor device, comprising the step of implanting ions into a semiconductor substrate to form a low resistance layer within the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26170388A JPH02109342A (en) | 1988-10-18 | 1988-10-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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| JP26170388A JPH02109342A (en) | 1988-10-18 | 1988-10-18 | Manufacture of semiconductor device |
Publications (1)
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| JPH02109342A true JPH02109342A (en) | 1990-04-23 |
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| JP (1) | JPH02109342A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321514A (en) * | 1995-05-26 | 1996-12-03 | Nec Corp | Manufacture of gaas field effect transistor |
-
1988
- 1988-10-18 JP JP26170388A patent/JPH02109342A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321514A (en) * | 1995-05-26 | 1996-12-03 | Nec Corp | Manufacture of gaas field effect transistor |
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