JPH02105560A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02105560A JPH02105560A JP25848288A JP25848288A JPH02105560A JP H02105560 A JPH02105560 A JP H02105560A JP 25848288 A JP25848288 A JP 25848288A JP 25848288 A JP25848288 A JP 25848288A JP H02105560 A JPH02105560 A JP H02105560A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3415—Surface mounted components on both sides of the substrate or combined with lead-in-hole components
-
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- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に外部リードが。
ピン・グリッド・アレイ形に配置される半導体装置に関
する。
する。
従来、この種の外部リードがピン・グリッド・アレイ形
（以下、ＰＧＡタイプと称す）をした半導体装置は、セ
ラミックＷＩ層パッケージ基体に円柱形の外部リードが
基体底部から突出するように格子状に植立して取り付け
られている。この半導体装置は、セラミック基体中央の
窪んだキャビティ部に半導体素子を搭載し、その半導体
素子はキャビティ部周辺に設置されているメタライズド
内部リードパターン部に配線導通されるとともに、セラ
ミック基体内部の内部メタライズドパターンおよびメタ
ライズドスルーホールを通してセラミック基体底部にろ
う付けされた金属製円柱の外部リードと電気的導通され
ている。
（以下、ＰＧＡタイプと称す）をした半導体装置は、セ
ラミックＷＩ層パッケージ基体に円柱形の外部リードが
基体底部から突出するように格子状に植立して取り付け
られている。この半導体装置は、セラミック基体中央の
窪んだキャビティ部に半導体素子を搭載し、その半導体
素子はキャビティ部周辺に設置されているメタライズド
内部リードパターン部に配線導通されるとともに、セラ
ミック基体内部の内部メタライズドパターンおよびメタ
ライズドスルーホールを通してセラミック基体底部にろ
う付けされた金属製円柱の外部リードと電気的導通され
ている。
第５図（ａ）、（ｂ）はそれぞれ従来の一例を説明する
ための半導体装置の裏面図およびそのＤ−Ｄ’線断面図
である。
ための半導体装置の裏面図およびそのＤ−Ｄ’線断面図
である。
第５図（ａ）、（ｂ）に示すように、この従来例は半導
体素子４をキャビティに収容しボンディングワイヤ５を
メタライズド内部リードパターン（図示省略）に接続し
たセラミック基体１の上面に封止剤７でキャップ６を固
着する一方、底面からは１００ミルピツチの同形状の外
部リード２が突出するようにアレー状に配置されている
。
体素子４をキャビティに収容しボンディングワイヤ５を
メタライズド内部リードパターン（図示省略）に接続し
たセラミック基体１の上面に封止剤７でキャップ６を固
着する一方、底面からは１００ミルピツチの同形状の外
部リード２が突出するようにアレー状に配置されている
。
かかる半導体装置は、プリント基板等に実装される際、
外部リードを予めプリント板に用意されているスルーポ
ールに差し込んではんだ付は実装することになる。従っ
て、プリント板の厚さ分およびセラミック基体とプリン
ト板との一定の距離が必要なことから、外部リードビン
はある所定以上の長さおよび径が要求される。一般的に
は、３．５〜６ ｍｍ程度の長さであり、′ｉを径は０
，３５〜０．５朋程度必要である。一方、プリント板に
は半導体装置の外部リードに対応したスルーホールがら
導出された配線パターンを有しており、ＰＧＡタイプの
装置の様に外部リードが格子状に配列されている場合は
先のスルーホール間に何本ものプリント配線パターンを
設けなくてはならない。
外部リードを予めプリント板に用意されているスルーポ
ールに差し込んではんだ付は実装することになる。従っ
て、プリント板の厚さ分およびセラミック基体とプリン
ト板との一定の距離が必要なことから、外部リードビン
はある所定以上の長さおよび径が要求される。一般的に
は、３．５〜６ ｍｍ程度の長さであり、′ｉを径は０
，３５〜０．５朋程度必要である。一方、プリント板に
は半導体装置の外部リードに対応したスルーホールがら
導出された配線パターンを有しており、ＰＧＡタイプの
装置の様に外部リードが格子状に配列されている場合は
先のスルーホール間に何本ものプリント配線パターンを
設けなくてはならない。
かかるＰＧＡタイプの半導体装置は主にゲートアレイ等
の半導体素子を搭載することがら、年々歳々多くのゲー
ト数を有するものが開発され、信号および電源ビンもそ
れに応じて増加してくる。
の半導体素子を搭載することがら、年々歳々多くのゲー
ト数を有するものが開発され、信号および電源ビンもそ
れに応じて増加してくる。
このようなビン数の増加は半導体装置の大きさの増大を
招き、実装密度の向上を抑制している。
招き、実装密度の向上を抑制している。
最近では外部リードピッチが半分の５０ミルピツチが出
現している。これはもはや従来の様なプリント板に差し
込む方式では対応できず、最近の主流となっている表面
実装で使用される。すなわち、外部リードの径は１００
ミルピツチの外部リード径０．３５〜０．５ ａｍに対
し０．１５〜０．３ ｍｍ程度、また長さは３．５〜６
＋ｕに対し１〜３ＩＩ１１１程度になっている。
現している。これはもはや従来の様なプリント板に差し
込む方式では対応できず、最近の主流となっている表面
実装で使用される。すなわち、外部リードの径は１００
ミルピツチの外部リード径０．３５〜０．５ ａｍに対
し０．１５〜０．３ ｍｍ程度、また長さは３．５〜６
＋ｕに対し１〜３ＩＩ１１１程度になっている。
第６図（ａ）、（ｂ）はそれぞれかかる従来の他の例を
説明するための半導体装置の裏面図およびそのＥ−Ｅ’
線断面図である。
説明するための半導体装置の裏面図およびそのＥ−Ｅ’
線断面図である。
第６図（ａ）、（ｂ）に示すように、セラミック基体ｌ
の底部から突出する外部リード３は細いリードで且つ長
さが等しくそろっており、これにより実装密度を向上さ
せている。尚、第５図（ｂ）と同一の番号を付与した部
材は同様の機能をはなすため、その説明を省略する。
の底部から突出する外部リード３は細いリードで且つ長
さが等しくそろっており、これにより実装密度を向上さ
せている。尚、第５図（ｂ）と同一の番号を付与した部
材は同様の機能をはなすため、その説明を省略する。
上述した半導体装置は外部リードが細く多くなって来て
いるため、半導体装置の製造工程（組立〜仕上げ〜選別
）においてリード曲がりを起こし易いという欠点がある
。才な、プリント板配線もプリント板の表面だけでは足
りず、スルーホールを用いた多層配線にしなくてはなら
ないという欠点がある。更に、プリント板への表面実装
時における取り付けが難しく、固定が不備であるときに
は半田不足による浮きずれによってショートを引き起こ
し易いという欠点がある。
いるため、半導体装置の製造工程（組立〜仕上げ〜選別
）においてリード曲がりを起こし易いという欠点がある
。才な、プリント板配線もプリント板の表面だけでは足
りず、スルーホールを用いた多層配線にしなくてはなら
ないという欠点がある。更に、プリント板への表面実装
時における取り付けが難しく、固定が不備であるときに
は半田不足による浮きずれによってショートを引き起こ
し易いという欠点がある。
本発明の目的は、かかるリード曲りの発生を防止し、最
小限のスルーホーによる配線を行うだけで且つ取り付け
が容易であり、外部リードの浮きずれによってショート
を起しやすい点を解消する半導体装置を提供することに
ある。
小限のスルーホーによる配線を行うだけで且つ取り付け
が容易であり、外部リードの浮きずれによってショート
を起しやすい点を解消する半導体装置を提供することに
ある。
本発明の半導体装置は、半導体素子をセラミック基体に
搭載しその接続のための外部リードをピン・グリッド・
アレイ形に配列される半導体装置において、長さおよび
径の少なくとも一方が異なる円柱状の第一および第二の
外部リードを前記セラミック基体の底部から突出するよ
うに規則性をもって格子状に混在配列して構成される。
搭載しその接続のための外部リードをピン・グリッド・
アレイ形に配列される半導体装置において、長さおよび
径の少なくとも一方が異なる円柱状の第一および第二の
外部リードを前記セラミック基体の底部から突出するよ
うに規則性をもって格子状に混在配列して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するための半導体装置の裏面図およびそのＡ−Ａ
’線断面図である。
を説明するための半導体装置の裏面図およびそのＡ−Ａ
’線断面図である。
第１図（ａ）、（ｂ）に示すように、本実施例は半導体
素子４を搭載しボンディングワイヤ５で接続するととも
に上面に封止剤７を用いてキャップ６を固着したセラミ
ック基体１の底部に、格子状に太くて長い第一の外部リ
ード２と細くて短い外部リード３とを一つおきに配列し
、ろう付は部８で封止している。すなわち、太さの大き
く長い外部リード２は１００ミルピツチで配列され、そ
の間に５０ミルピツチで太さの小さく短い外部リード３
を配置している。この状態は、第１図（ｂ）に示すよう
に、第１図（ａ）図のＡ−Ａ’線断面からも理解できる
。
素子４を搭載しボンディングワイヤ５で接続するととも
に上面に封止剤７を用いてキャップ６を固着したセラミ
ック基体１の底部に、格子状に太くて長い第一の外部リ
ード２と細くて短い外部リード３とを一つおきに配列し
、ろう付は部８で封止している。すなわち、太さの大き
く長い外部リード２は１００ミルピツチで配列され、そ
の間に５０ミルピツチで太さの小さく短い外部リード３
を配置している。この状態は、第１図（ｂ）に示すよう
に、第１図（ａ）図のＡ−Ａ’線断面からも理解できる
。
第２図は第１図（ａ）に示す半導体装置をプリント基板
に実装した状態の縦断面図である。
に実装した状態の縦断面図である。
第２図に示すように、太く長い外部リード２はリード長
が３．５ｍｍ、太さは０．４關であり、また細く短い外
部リード３はリード長が１．５ｍ＋ａ、太さは０．２
ｍｍである。この太く長い外部リード２はプリント基板
１０のスルーホール１１を通してはんだ付けされ、また
細く短い外部リード３はプリント基板１０の電極パッド
上にそれぞれはんだ実装される。
が３．５ｍｍ、太さは０．４關であり、また細く短い外
部リード３はリード長が１．５ｍ＋ａ、太さは０．２
ｍｍである。この太く長い外部リード２はプリント基板
１０のスルーホール１１を通してはんだ付けされ、また
細く短い外部リード３はプリント基板１０の電極パッド
上にそれぞれはんだ実装される。
すなわち、本実施例はセラミック基体１の底部に格子状
に配列される外部リード２および３の長さおよび太さを
２種類以上に設けることにより、プリント基板１０等へ
の実装密度を向上させながら実装時のプリント基板１０
と外部リード２および３取り付は制度を高め、また簡易
にはんだ実装することが可能となる。これは太く長い外
部り−ド２をプリント基板１０のスルーホール１１に差
し込むことにより、位置決めおよび固着を優先的に行う
ことができ、しかも細く短かい外部リード３は位置決め
された対応するプリント基板１０の電極パッド（図示省
略）に表面実装されるためである。従って、細く短い外
部リード３を溶融したはんだで取り付ける方法において
も、あるいはリフローする場合においても位置ずれを起
こすことなく、精度よく取り付けを行うことが可能にな
る。
に配列される外部リード２および３の長さおよび太さを
２種類以上に設けることにより、プリント基板１０等へ
の実装密度を向上させながら実装時のプリント基板１０
と外部リード２および３取り付は制度を高め、また簡易
にはんだ実装することが可能となる。これは太く長い外
部り−ド２をプリント基板１０のスルーホール１１に差
し込むことにより、位置決めおよび固着を優先的に行う
ことができ、しかも細く短かい外部リード３は位置決め
された対応するプリント基板１０の電極パッド（図示省
略）に表面実装されるためである。従って、細く短い外
部リード３を溶融したはんだで取り付ける方法において
も、あるいはリフローする場合においても位置ずれを起
こすことなく、精度よく取り付けを行うことが可能にな
る。
また、太く長い外部リード２は細く短い外部リード３に
対する外部からの衝撃から保護する働きを有する。
対する外部からの衝撃から保護する働きを有する。
また、プリント基板１０の裏面に貫通した太く長い外部
リード２はプリント基板１０の裏面の配線パターンを有
効に活用することができ、従来の５０ミルピツチのＰＧ
Ａの表面実装のみに比べ、プリント板の多層配線の程度
を少くすることができ、プリント基板１０のコストダウ
ンに効果をもたらす。
リード２はプリント基板１０の裏面の配線パターンを有
効に活用することができ、従来の５０ミルピツチのＰＧ
Ａの表面実装のみに比べ、プリント板の多層配線の程度
を少くすることができ、プリント基板１０のコストダウ
ンに効果をもたらす。
更には、実装後の固着強度を２倍以上に向上させること
ができ、耐久性も改善させることができる。
ができ、耐久性も改善させることができる。
第３図（ａ）、（ｂ）はそれぞれ本発明の第二の実施例
を説明するための半導体装置の裏面図およびそのＢ−Ｂ
’線断面図である。
を説明するための半導体装置の裏面図およびそのＢ−Ｂ
’線断面図である。
第３図（ａ）、（ｂ）に示すように、本実施例はセラミ
ック基体１の底部に細く短い外部リード３を５０ミルピ
ツチで配列し、その外周部に太く長い外部リード２を１
００ミルピツチで配列した例である。すなわち、本実施
例では外周部に太く長い外部リード２を配置したことに
より、細く短い外部リード３を外部の衝撃から保護する
働きが強く、しかも５０ミルピツチに並べられた細く短
い外部リード３をセラミック基体１の裏面に数多く配置
することができる。従って、本実施例は高密度多ビン封
止を計ることができる。
ック基体１の底部に細く短い外部リード３を５０ミルピ
ツチで配列し、その外周部に太く長い外部リード２を１
００ミルピツチで配列した例である。すなわち、本実施
例では外周部に太く長い外部リード２を配置したことに
より、細く短い外部リード３を外部の衝撃から保護する
働きが強く、しかも５０ミルピツチに並べられた細く短
い外部リード３をセラミック基体１の裏面に数多く配置
することができる。従って、本実施例は高密度多ビン封
止を計ることができる。
尚、基体１の内部に設ける半導体素子４．ボンディング
ワイヤ５．封止剤７によって封止されるキャップ６およ
び基体１の底部に形成されるろう付は部８については前
述した第一の実施例と同様である。
ワイヤ５．封止剤７によって封止されるキャップ６およ
び基体１の底部に形成されるろう付は部８については前
述した第一の実施例と同様である。
第４図（ａ）、（ｂ）はそれぞれ本発明の第三の実施例
を説明するための半導体装置の裏面図およびそのｃ−ｃ
’線断面図である。
を説明するための半導体装置の裏面図およびそのｃ−ｃ
’線断面図である。
第４図（ａ）、（ｂ）に示すように、本実施例は太い外
部リード２をセラミック基板１の底部の四隅に配列した
ときの例である。この場合、太い外部リード２は細い外
部リード３と同じ長さを有しており、これはあくまでも
表面実装を前提としたときに有効である。この四隅に設
けた太い外部リード２は細い内部の外部リード３を外部
の衝撃から保護する働きを備えている。尚、この太い外
部リード２は電気的な端子として機能しなくても良い。
部リード２をセラミック基板１の底部の四隅に配列した
ときの例である。この場合、太い外部リード２は細い外
部リード３と同じ長さを有しており、これはあくまでも
表面実装を前提としたときに有効である。この四隅に設
けた太い外部リード２は細い内部の外部リード３を外部
の衝撃から保護する働きを備えている。尚、この太い外
部リード２は電気的な端子として機能しなくても良い。
以上説明したように、本発明の半導体装置は長さおよび
径の少なくとも一方が異なる円柱状の二種類の外部リー
ドを設は且つこれらを基本底部から突出するように規則
性（一つおき１周囲、四隅等）をもって格子状に混在配
列させることによリ、プリント板実装時の外部リード取
り付は精度を向上させ且つ簡単にはんだ実装することが
できるという効果がある。また、本発明は太い外部リー
ドを設けるので、外部からの衝撃に対し細い外部リード
を保護するという効果がある。更には、本発明はプリン
ト基板の裏面に貫通する太く長い外部リードがプリント
基板裏面の配線パターンを有効に活用するので、プリン
ト板の多層配線の程度を少くし且つ安価に製造できると
いう効果、および実装後の固着強度も二倍以上に向上さ
せ、また耐久性も改善できるという効果がある。
径の少なくとも一方が異なる円柱状の二種類の外部リー
ドを設は且つこれらを基本底部から突出するように規則
性（一つおき１周囲、四隅等）をもって格子状に混在配
列させることによリ、プリント板実装時の外部リード取
り付は精度を向上させ且つ簡単にはんだ実装することが
できるという効果がある。また、本発明は太い外部リー
ドを設けるので、外部からの衝撃に対し細い外部リード
を保護するという効果がある。更には、本発明はプリン
ト基板の裏面に貫通する太く長い外部リードがプリント
基板裏面の配線パターンを有効に活用するので、プリン
ト板の多層配線の程度を少くし且つ安価に製造できると
いう効果、および実装後の固着強度も二倍以上に向上さ
せ、また耐久性も改善できるという効果がある。
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するための半導体装置の裏面図およびそのＡ−Ａ
’線断面図、第２図は第１図（ａ）に示す半導体装置を
プリント板に実装した状態の断面図、第３図（ａ）、（
ｂ）はそれぞれ本発明の第二の実施例を説明するための
半導体装置の裏面図およびそのＢ−Ｂ’線断面図、第４
図（ａ＞、（ｂ）はそれぞれ本発明の第三の実施例を説
明するための半導体装置の裏面図およびそのｃ−ｃ’線
断面図、第５図（ａ、）、（ｂ）はそれぞれ従来の一例
を説明するための半導体装置の裏面図およびそのＤ−Ｄ
’線断面図、第６図（ａ）、（ｂ）はそれぞれ従来の他
の例を説明するための半導体装置の裏面図およびそのＥ
−Ｅ’線断面図である。 １・・・セラミック基体、２・−・太い外部リード、３
・・・細い外部リード、４・・・半導体素子、５・・・
ボンディングワイヤ、６・・・キャップ、７・・・封止
剤、８・・・リードろう付部。 （ａ） 第２ 辺 茅ｌ 図 （ａ） 第 図 （ａ） 箒 凹 （ａ） 茅４ 肥 （ａり 箒 乙 回
を説明するための半導体装置の裏面図およびそのＡ−Ａ
’線断面図、第２図は第１図（ａ）に示す半導体装置を
プリント板に実装した状態の断面図、第３図（ａ）、（
ｂ）はそれぞれ本発明の第二の実施例を説明するための
半導体装置の裏面図およびそのＢ−Ｂ’線断面図、第４
図（ａ＞、（ｂ）はそれぞれ本発明の第三の実施例を説
明するための半導体装置の裏面図およびそのｃ−ｃ’線
断面図、第５図（ａ、）、（ｂ）はそれぞれ従来の一例
を説明するための半導体装置の裏面図およびそのＤ−Ｄ
’線断面図、第６図（ａ）、（ｂ）はそれぞれ従来の他
の例を説明するための半導体装置の裏面図およびそのＥ
−Ｅ’線断面図である。 １・・・セラミック基体、２・−・太い外部リード、３
・・・細い外部リード、４・・・半導体素子、５・・・
ボンディングワイヤ、６・・・キャップ、７・・・封止
剤、８・・・リードろう付部。 （ａ） 第２ 辺 茅ｌ 図 （ａ） 第 図 （ａ） 箒 凹 （ａ） 茅４ 肥 （ａり 箒 乙 回
Claims (1)
- 半導体素子をセラミック基体に搭載しその接続のための
外部リードをピン・グリッド・アレイ形に配列される半
導体装置において、長さおよび径の少なくとも一方が異
なる円柱状の第一および第二の外部リードを前記セラミ
ック基体の底部から突出するように規則性をもって格子
状に混在配列したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848288A JPH02105560A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848288A JPH02105560A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105560A true JPH02105560A (ja) | 1990-04-18 |
Family
ID=17320824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25848288A Pending JPH02105560A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907187A (en) * | 1994-07-18 | 1999-05-25 | Kabushiki Kaisha Toshiba | Electronic component and electronic component connecting structure |
-
1988
- 1988-10-14 JP JP25848288A patent/JPH02105560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907187A (en) * | 1994-07-18 | 1999-05-25 | Kabushiki Kaisha Toshiba | Electronic component and electronic component connecting structure |
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