JPS6345824A - 半導体装置 - Google Patents
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- JPS6345824A JPS6345824A JP18852686A JP18852686A JPS6345824A JP S6345824 A JPS6345824 A JP S6345824A JP 18852686 A JP18852686 A JP 18852686A JP 18852686 A JP18852686 A JP 18852686A JP S6345824 A JPS6345824 A JP S6345824A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に、基板上部に半導体チップ
を塔載する半導体装置に適用して有効な技術に関するも
のである。
を塔載する半導体装置に適用して有効な技術に関するも
のである。
プリント配線基板に塔載される半導体装置として、ビン
・グリッド・アレイ（ＰＧＡ）の開発が進められている
。ＰＧＡは、単位実装面積当りの接続端子数（入出力ピ
ン数）を非常に多く構成することができるので、プリン
ト配ｇ基板上で高い実装密度を得ることができる。
・グリッド・アレイ（ＰＧＡ）の開発が進められている
。ＰＧＡは、単位実装面積当りの接続端子数（入出力ピ
ン数）を非常に多く構成することができるので、プリン
ト配ｇ基板上で高い実装密度を得ることができる。
ＰＧＡを形成する封止材料としては、セラミック材料の
他に樹脂材料が使用されている。樹脂材料で形成される
ＰＧＡは、セラミックで形成されるＰＧＡに比べて、機
械的強度が強く又加工し易いので、量産に適している。
他に樹脂材料が使用されている。樹脂材料で形成される
ＰＧＡは、セラミックで形成されるＰＧＡに比べて、機
械的強度が強く又加工し易いので、量産に適している。
この樹脂材料で形成されるＰＧＡは、次の組立工程を施
すことで形成できる。
すことで形成できる。
まず、封止用基板の周辺部に接続端子（ビン）を取付け
るスルーホールを形成した後、このスルーホール内及び
封止用基板の表面に配線を形成する。
るスルーホールを形成した後、このスルーホール内及び
封止用基板の表面に配線を形成する。
この配線は、半導体チップと接続するリードとして、封
止用基板の中央部まで延在させる。この後に、スルーホ
ールに接続端子が取付けられる。
止用基板の中央部まで延在させる。この後に、スルーホ
ールに接続端子が取付けられる。
次に、封止用基板の一上部に、中央部が開口されている
封止用枠部材を形成する。封止用枠部材は。
封止用枠部材を形成する。封止用枠部材は。
リード部分が開口内に突出し露出する（封止用枠部材で
覆われない）ように構成されている。
覆われない）ように構成されている。
次に、前記開口内の封止用基板上に、半導体チップを塔
載する。この後、半導体チップの電極（ポンディングパ
ッド）と前記開口内に露出するリードとをボンディング
ワイヤで電気的に接続する。封止用基板に対する半導体
チップの塔載方向は、封止用基板の一角部を変化させて
（切り落した形状で）形成したインデックスにより設定
される。
載する。この後、半導体チップの電極（ポンディングパ
ッド）と前記開口内に露出するリードとをボンディング
ワイヤで電気的に接続する。封止用基板に対する半導体
チップの塔載方向は、封止用基板の一角部を変化させて
（切り落した形状で）形成したインデックスにより設定
される。
次に、封止用枠部材の上部に、封止用キャップを取付け
ることにより、ＰＧＡの組立工程が完了する。
ることにより、ＰＧＡの組立工程が完了する。
なお、樹脂材料で構成されるＰＧＡについては、例えば
、日経マグロウヒル社発行、別冊［マイクロデバイセズ
Ｊ Ｎｏ、２．１９８４年６月１１日号、ｐＰ１６０−
１６８に記載されている。
、日経マグロウヒル社発行、別冊［マイクロデバイセズ
Ｊ Ｎｏ、２．１９８４年６月１１日号、ｐＰ１６０−
１６８に記載されている。
本発明は、前述のＰＧＡについて検討した結果。
次の問題点が生じることを見出した。
前記半導体チップの塔載に際して、封止用基板のインデ
ックスが封止用枠部材で覆われるために、インデックス
の確認が非常に難しくなる。このため、ＰＧＡの組立工
程において、作業能率を低下させるばかりか、半導体チ
ップの塔載方向の間違いによって歩留りを低下させる問
題が生じる。
ックスが封止用枠部材で覆われるために、インデックス
の確認が非常に難しくなる。このため、ＰＧＡの組立工
程において、作業能率を低下させるばかりか、半導体チ
ップの塔載方向の間違いによって歩留りを低下させる問
題が生じる。
そこで、封止用基板のインデックスが確認できるように
、封止用枠部材の一部を加工することが考えられる。し
かしながら、ＰＧＡ毎に各々の封止用枠部材を加工する
ことは非常に手間がかかるので、かえって作業能率を低
下させる問題が生じる。
、封止用枠部材の一部を加工することが考えられる。し
かしながら、ＰＧＡ毎に各々の封止用枠部材を加工する
ことは非常に手間がかかるので、かえって作業能率を低
下させる問題が生じる。
本発明の目的は、封止用基板に対する半導体チップの塔
載方向を確実に設定することが可能な半導体装置を提供
することにある。
載方向を確実に設定することが可能な半導体装置を提供
することにある。
本発明の他の目的は、前記目的を簡単な構成で達成する
ことが可能な半導体装置を提供することにある。
ことが可能な半導体装置を提供することにある。
本発明の他の目的は、組立工程における作業能率を向り
すると共に、作業ミスを防止することが可能な半導体装
置を提供することにある。
すると共に、作業ミスを防止することが可能な半導体装
置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
封止用基板の上部に、中央部が開口された封止用枠部材
を形成し、この封止用枠部材の開口内の封止用基板の上
部に、半導体チップを塔載する半導体装置において、前
記封止用基板の半導体チップ塔載面に、封止用基板に対
する半導体チップの塔載方向を示すインデックスを設け
る。
を形成し、この封止用枠部材の開口内の封止用基板の上
部に、半導体チップを塔載する半導体装置において、前
記封止用基板の半導体チップ塔載面に、封止用基板に対
する半導体チップの塔載方向を示すインデックスを設け
る。
また、前記インデックスは、封止用基板の半導体チップ
の塔載面に形成される膜の一部の形状を変化することで
構成する。
の塔載面に形成される膜の一部の形状を変化することで
構成する。
前述した手段によれば、前記封止用枠部材を形成した後
に、前記インデックスで封止用基板に対する半導体チッ
プの塔載方向を確実に設定することができる。
に、前記インデックスで封止用基板に対する半導体チッ
プの塔載方向を確実に設定することができる。
また、前記インデックスは、封止用基板の塔載面に形成
される膜のパターンを変更するだけで簡単に構成するこ
とができる。
される膜のパターンを変更するだけで簡単に構成するこ
とができる。
以下１本発明の構成について１本発明を樹脂材料で形成
されるＰＧＡに適用した一実施例とともに説明する。
されるＰＧＡに適用した一実施例とともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本発明の実施例ＩであるＰＧＡの概略構成を第１図（拡
散分解斜視図）で示し、第１図の■−■線で切った断面
を第２図（要部断面図）で示す。
散分解斜視図）で示し、第１図の■−■線で切った断面
を第２図（要部断面図）で示す。
第１図及び第２図で示すように１本実施例１のＰＣＡＩ
は１次のように構成されている。つまり。
は１次のように構成されている。つまり。
ＰＧＡ１は、封止用基板２．封止用枠部材３．半導体チ
ップ４及び封止用キャップ５で構成されている。
ップ４及び封止用キャップ５で構成されている。
封止用基板２は、方形状で構成されており、樹脂材料、
例えば、ガラス繊維強化プラスチックで構成されている
。封止用基板２の周辺部には、図示していないが、複数
のスルーホールが設けられており、このスルーホール内
には配線が施されている。
例えば、ガラス繊維強化プラスチックで構成されている
。封止用基板２の周辺部には、図示していないが、複数
のスルーホールが設けられており、このスルーホール内
には配線が施されている。
封止用基板２の下面（配線基板に対向する面）には、配
線基板に接続するために、導電性を有する接続端子（接
続ピン）２Ａが複数設けられている。
線基板に接続するために、導電性を有する接続端子（接
続ピン）２Ａが複数設けられている。
接続端子２Ａは、前記スルーホールに一端部が取付けら
れ、他端部が封止用基板２の下面から突出し、しかもス
ルーホール内の配線と電気的に接続して構成されている
。
れ、他端部が封止用基板２の下面から突出し、しかもス
ルーホール内の配線と電気的に接続して構成されている
。
封止用基板２の実装面（半導体チップ４を塔載する側の
面）には、前記スルーホール内の配線と接続する配線２
Ｂが設けられている。この配線２Ｂは、封止用基板２の
中央部（半導体チップ４が塔載される部分）まで延在し
」リード２Ｃとして使用される。配８１２Ｂは、第２図
に示すように。
面）には、前記スルーホール内の配線と接続する配線２
Ｂが設けられている。この配線２Ｂは、封止用基板２の
中央部（半導体チップ４が塔載される部分）まで延在し
」リード２Ｃとして使用される。配８１２Ｂは、第２図
に示すように。
例えば、銅（Ｃｕ）膜で構成される。リード２Ｃは、配
ａ２Ｂと一体に形成される配Ｉｆｆ ２ Ｃ１，この配
線２ Ｃｒを覆う導電層２ Ｃ２及び２ Ｃ３で構成さ
れている。導電層２ Ｃｇは、ボンダビリティを向上す
るように構成されており１例えば、金（Ａｕ）膜で構成
する。導電層２ Ｃ２は、配、ｖＩ２ＣＩと導電層２
Ｃ２との接着性を向上するように構成されており、例え
ば、ニッケル（Ｎｉ）膜で構成されている。
ａ２Ｂと一体に形成される配Ｉｆｆ ２ Ｃ１，この配
線２ Ｃｒを覆う導電層２ Ｃ２及び２ Ｃ３で構成さ
れている。導電層２ Ｃｇは、ボンダビリティを向上す
るように構成されており１例えば、金（Ａｕ）膜で構成
する。導電層２ Ｃ２は、配、ｖＩ２ＣＩと導電層２
Ｃ２との接着性を向上するように構成されており、例え
ば、ニッケル（Ｎｉ）膜で構成されている。
配線２Ｂ上には、ソルダレジスト［２Ｄが設けられてい
る。ソルダレジストｌｌ１２Ｄは、例えば、アサヒ化学
研究所ＣＣＲ５０６Ｇで構成されており、配線２Ｂの腐
蝕防止や機械的損傷を防止する等、保護膜として使用さ
れる。さらに、ソルダレジスト膜２Ｄは、配線２Ｃ焦を
覆う導電層２ Ｃ２及び２Ｃ３を形成するためのマスク
（メツキ用マスク）として使用される。
る。ソルダレジストｌｌ１２Ｄは、例えば、アサヒ化学
研究所ＣＣＲ５０６Ｇで構成されており、配線２Ｂの腐
蝕防止や機械的損傷を防止する等、保護膜として使用さ
れる。さらに、ソルダレジスト膜２Ｄは、配線２Ｃ焦を
覆う導電層２ Ｃ２及び２Ｃ３を形成するためのマスク
（メツキ用マスク）として使用される。
前記封止用枠部材３は、その中央部に開口３Ａを有する
ように構成されており、封止用基板２の上部にソルダレ
ジスト膜２Ｄを介して形成される。
ように構成されており、封止用基板２の上部にソルダレ
ジスト膜２Ｄを介して形成される。
開口３Ａは、半導体チップ４を封止用基板２の塔載面に
塔載できるように構成され、しかも、ボンディングが行
えるように、リード２Ｃがその内部に突出するように構
成されている。封止用枠部材３は１例えば、封止用基板
２と同一樹脂材料で構成すればよい。
塔載できるように構成され、しかも、ボンディングが行
えるように、リード２Ｃがその内部に突出するように構
成されている。封止用枠部材３は１例えば、封止用基板
２と同一樹脂材料で構成すればよい。
前記半導体チップ４は、封止用枠部材３の開口３Ａ内の
封止用基板２の塔載面に、ソルダレジスト膜２ｄを介在
させ、塔載されている。半導体チップ４の電極（ポンデ
ィングパッド）は、ボンディングワイヤ６を介してリー
ド２Ｃに接続されている。
封止用基板２の塔載面に、ソルダレジスト膜２ｄを介在
させ、塔載されている。半導体チップ４の電極（ポンデ
ィングパッド）は、ボンディングワイヤ６を介してリー
ド２Ｃに接続されている。
封止用基板２の半導体チップ４の塔載面に設けられたソ
ルダレジスト膜２ｄには、封止用基板２の一角を変形さ
せて形成したインデックス■１の位置に対応して、その
一部の形状を変化させて（三角形状で切り落した形状に
）１１１！成したインデックスＩ２が設けられている。
ルダレジスト膜２ｄには、封止用基板２の一角を変形さ
せて形成したインデックス■１の位置に対応して、その
一部の形状を変化させて（三角形状で切り落した形状に
）１１１！成したインデックスＩ２が設けられている。
インデックスＩ２は、半導体チップ４の塔載に際して、
封止用基板２に対する半導体チップ４の塔載方向を設定
するように構成される。ｔた。インデックスＩ２は。
封止用基板２に対する半導体チップ４の塔載方向を設定
するように構成される。ｔた。インデックスＩ２は。
ボンディングワイヤ６の形成する位置を設定するように
構成される。
構成される。
インデックスＩ２は、少なくとも半導体チップ４の塔載
に際してその塔載方向を設定できればよいので、その形
状は１例えば、半導体チップ４と実質的に同−形状及び
同一寸法で構成する。また、インデックスＩ２の形状は
、半導体チップ４と相似形状及びそれよりも大きな（又
は小さな）寸法で構成する。インデックスＩ２の寸法を
半導体チクプ４よりも大きくする場合には、リード２Ｃ
のしイアウドの変更や、リード２Ｃの配置密度の低下を
生じないようにする。
に際してその塔載方向を設定できればよいので、その形
状は１例えば、半導体チップ４と実質的に同−形状及び
同一寸法で構成する。また、インデックスＩ２の形状は
、半導体チップ４と相似形状及びそれよりも大きな（又
は小さな）寸法で構成する。インデックスＩ２の寸法を
半導体チクプ４よりも大きくする場合には、リード２Ｃ
のしイアウドの変更や、リード２Ｃの配置密度の低下を
生じないようにする。
ソルダレジスト膜２ｄは、前記ソルダレジスト膜２Ｄと
同一製造工程によって形成されるようになっており、そ
の形成マスクパターン（形状）を一部変更するだけで簡
単に構成することができる。
同一製造工程によって形成されるようになっており、そ
の形成マスクパターン（形状）を一部変更するだけで簡
単に構成することができる。
このように、封止用基板２の半導体チップ４の塔載面に
、インデックス１２を設けることにより。
、インデックス１２を設けることにより。
封止用枠部材３を形成した（封止用基板２のインデック
スＩ、が見えない状態の）後に、インデックスエ２が開
口３Ａ内において確認できるので、封止用基板２に対す
る半導体チップ４の塔載方向を確実に設定することがで
きる。つまり、 ｒ’ＧＡ１の組立工程において、作業
能率を向上すると共に、半導体チップ４の塔載方向の間
違いなどの作業ミスを防止することができる。後者は１
組立工程におけるＰＣＡＩの歩留りを向上することがで
きる。
スＩ、が見えない状態の）後に、インデックスエ２が開
口３Ａ内において確認できるので、封止用基板２に対す
る半導体チップ４の塔載方向を確実に設定することがで
きる。つまり、 ｒ’ＧＡ１の組立工程において、作業
能率を向上すると共に、半導体チップ４の塔載方向の間
違いなどの作業ミスを防止することができる。後者は１
組立工程におけるＰＣＡＩの歩留りを向上することがで
きる。
また、インデックス！２は、ソルダレジスト膜２ｄのパ
ターンを変更するだけで簡単に構成することができる。
ターンを変更するだけで簡単に構成することができる。
前記封止用キャップ５は、封止用枠部材３の開口３Ａ内
に塔載された半導体チップ４を封止するように、封止用
枠部材３の上部に形成される。半導体チップ４の封止に
際しては、半導体チップ４を保護するために、不活性ガ
スを注入するか、或はポリイミド樹脂等の樹脂をポツテ
ングしてもよｔＸ。
に塔載された半導体チップ４を封止するように、封止用
枠部材３の上部に形成される。半導体チップ４の封止に
際しては、半導体チップ４を保護するために、不活性ガ
スを注入するか、或はポリイミド樹脂等の樹脂をポツテ
ングしてもよｔＸ。
本実施例■は、封止用基板の実装面に設けるインデック
スを前記実施例夏と異なる形状で構成した１本発明の他
の実施例である。
スを前記実施例夏と異なる形状で構成した１本発明の他
の実施例である。
本発明の実施例■であるＰＧＡの要部を第３図乃至第５
図（要部平面図）で示す。
図（要部平面図）で示す。
本実施例■のＰＧＡ１には、第３図乃至第５図の夫々に
示すようなインデックスＩ２が設けられている。
示すようなインデックスＩ２が設けられている。
第３図に示すインデックス■２は、ソルダレジスト膜２
ｄの一部の形状をＬ字形状に変化させて構成している。
ｄの一部の形状をＬ字形状に変化させて構成している。
第４図に示すインデックスエ２は、ソルダレジスト膜２
ｄの一部の形状をＬ字形状に変化させると共に、この部
分の近傍に、円形状の導電層２ｃを形成して構成されて
いる。導電層２ｃは、り一部２Ｃと同一製造工程で形成
される。
ｄの一部の形状をＬ字形状に変化させると共に、この部
分の近傍に、円形状の導電層２ｃを形成して構成されて
いる。導電層２ｃは、り一部２Ｃと同一製造工程で形成
される。
第５図に示すインデックスＩ２は、ソルダレジスト膜２
ｄの一部の形状を三角形状で切り落すように変化させる
と共に、第４図のものと同様に。
ｄの一部の形状を三角形状で切り落すように変化させる
と共に、第４図のものと同様に。
円形状の導電層２ｃを形成して構成されている。
第４図、第５図の夫々に示すインデックス１２は、２種
類のパターンでそれ自体をより明確なパターンに形成す
ることができるので、より確実に半導体チップ４の塔載
方向を設定することができる。また、導電Ｍ２ｃは、ソ
ルダレジスト膜２ｄと同様に、リード２Ｃと同一製造工
程で形成し、かつ封止用基板２の塔載面に形成されるパ
ターンを変更するだけで簡単に構成することができる。
類のパターンでそれ自体をより明確なパターンに形成す
ることができるので、より確実に半導体チップ４の塔載
方向を設定することができる。また、導電Ｍ２ｃは、ソ
ルダレジスト膜２ｄと同様に、リード２Ｃと同一製造工
程で形成し、かつ封止用基板２の塔載面に形成されるパ
ターンを変更するだけで簡単に構成することができる。
また、導電層２ｃは、ソルダレジスト膜２ｄの形状を変
化させた部分に形成したので、リード２Ｃのレイアウト
の変更や、リード２Ｃの配置密度の低下を生じないよう
にすることができる。
化させた部分に形成したので、リード２Ｃのレイアウト
の変更や、リード２Ｃの配置密度の低下を生じないよう
にすることができる。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
例えば１本発明は、封止用基板の上部に封止用枠部材を
形成し、この対土用部材の開口内に半導体チップを塔載
するＬＣＣ（リード・レス・チップ・キャリア）に適用
することができる。また、本発明は、このような構造を
有し、封止部材にセラミック材料を使用する半導体装置
にも適用することができる。
形成し、この対土用部材の開口内に半導体チップを塔載
するＬＣＣ（リード・レス・チップ・キャリア）に適用
することができる。また、本発明は、このような構造を
有し、封止部材にセラミック材料を使用する半導体装置
にも適用することができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、下記の
とおりである。
って得ることができる効果を簡単に説明すれば、下記の
とおりである。
封止用基板の上部に、中央部が開口された封止用枠部材
を形成し、この封止用枠部材の開口内の封止用基板の上
部に、半導体チップを塔載する半導体装置において、前
記封止用基板の半導体チップ塔載面に、封止用基板に対
する半導体チップの塔載方向を示すインデックスを設け
ることにより。
を形成し、この封止用枠部材の開口内の封止用基板の上
部に、半導体チップを塔載する半導体装置において、前
記封止用基板の半導体チップ塔載面に、封止用基板に対
する半導体チップの塔載方向を示すインデックスを設け
ることにより。
前記封止用枠部材を形成した後に、前記インデックスで
封止用基板に対する半導体チップの塔載方向を確実に設
定することができる。
封止用基板に対する半導体チップの塔載方向を確実に設
定することができる。
また、前記インデックスは、封止用基板の半導体チップ
の塔載面に形成される膜の一部の形状を変化させて構成
することにより、前記インデックスは、封止用基板の塔
載面に形成される膜のパターンを変更するだけで簡単に
構成することができる。
の塔載面に形成される膜の一部の形状を変化させて構成
することにより、前記インデックスは、封止用基板の塔
載面に形成される膜のパターンを変更するだけで簡単に
構成することができる。
第１図は、本発明の実施例ＩであるＰＧＡの概略構成を
示す拡散分解斜視図。 第２図は、第１図の■−■線で切った要部断面図、 第３図乃至第５図は１本発明の実施例■であるｒ’ＧＡ
の要部平面図である。 図中、ｌ・・・ＰＧＡ、２・・・封止用基板、３・・・
封止用枠部材、４・・・半導体チップ、５・・・封止用
キャップ、６・・・ボンディングワイヤ、２Ａ・・・接
続端子、２Ｉ３，２Ｃｔ・・・配線、２Ｃ・・・リード
、２Ｃ２，２Ｃ３，２ｃ・・・導電層、３Ａ・・・開口
、ＩＩ、Ｉ２・・・インデックスである。 一′−・１ 、′−４，Ｘ 代理人 弁理士 小川勝馬 ９、 。
示す拡散分解斜視図。 第２図は、第１図の■−■線で切った要部断面図、 第３図乃至第５図は１本発明の実施例■であるｒ’ＧＡ
の要部平面図である。 図中、ｌ・・・ＰＧＡ、２・・・封止用基板、３・・・
封止用枠部材、４・・・半導体チップ、５・・・封止用
キャップ、６・・・ボンディングワイヤ、２Ａ・・・接
続端子、２Ｉ３，２Ｃｔ・・・配線、２Ｃ・・・リード
、２Ｃ２，２Ｃ３，２ｃ・・・導電層、３Ａ・・・開口
、ＩＩ、Ｉ２・・・インデックスである。 一′−・１ 、′−４，Ｘ 代理人 弁理士 小川勝馬 ９、 。
Claims (1)
- 【特許請求の範囲】 １、封止用基板の上部に、中央部が開口された封止用枠
部材を形成し、この封止用枠部材の開口内の封止用基板
の上部に、半導体チップを塔載する半導体装置において
、前記封止用基板の半導体チップ塔載面に、該封止用基
板に対する半導体チップの塔載方向を示すインデックス
を設けたことを特徴とする半導体装置。 ２、前記インデックスは、半導体チップ塔載面に形成さ
れるソルダレジスト膜の一部の形状を変化させて構成さ
れていることを特徴とする特許請求の範囲第１項に記載
の半導体装置。 ３、前記インデックスは、半導体チップ塔載面に形成さ
れるソルダレジスト膜の一部の形状を変化させ、かつこ
の変化させた部分に導電膜を形成して構成されているこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置。 ４、前記半導体装置は、樹脂材料で形成されたピン・グ
リッド・アレイであることを特徴とする特許請求の範囲
第１項乃至第３項に記載の夫々の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18852686A JPS6345824A (ja) | 1986-08-13 | 1986-08-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18852686A JPS6345824A (ja) | 1986-08-13 | 1986-08-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6345824A true JPS6345824A (ja) | 1988-02-26 |
Family
ID=16225252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18852686A Pending JPS6345824A (ja) | 1986-08-13 | 1986-08-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345824A (ja) |
-
1986
- 1986-08-13 JP JP18852686A patent/JPS6345824A/ja active Pending
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