JPH0199315A - 波形整形回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 高周波（超高速）のデジタル信号を扱うデジタル伝送シ
ステムにおける波形整形回路に関し。

数ＧＨｚ以上の超高速のデジタル信号の波形整形を行う
ことを目的とし、所定の周期を有する第１の信号を、前
期周期の略中央において、前記周期の半分の期間だけ、
第２の信号に従ってストローブして出力するストローブ
手段と、前記ストローブ手段の出力を２つに分岐する分
岐手段と、前記分岐手段によって分岐された一方を、前
記周期の半分の期間だけ、前記分岐手段によって分岐さ
れた他方より遅延させて出力する遅延手段と、前記分岐
手段によって分岐された他方と、前記遅延手段の出力と
を合成することによって、前記第１の信号と実質的に等
しい周期を有する第３の信号を得る手段とを備え、前記
第２の信号の立上り時間およびジッタを前記第１の信号
の立上り時間およびジッタより小さくすることによって
、前記第１の信号を波形整形して前記第３の信号とする
ように構成する。

〔産業上の利用分野〕

本発明は波形整形回路に関し、更に詳しくは。

高周波（超高速）のデジタル信号を扱うデジタル伝送シ
ステムにおける波形整形回路に関する。

近年の光通信技術の進歩により、デジタル信号を極めて
高速に伝送することができるよ・うになってきた。

これに伴って、デジタル信号を発信または受信する電気
（電子）回路に対して、数ＧＨｚの如き超高速のデジタ
ル信号を処理する　（数Ｇ　ｂｉｔｓ／秒でデジタル信
号を伝送する）能力が要求されるようになってきた。

〔従来の技術〕

一般の高速のデジタル信号１例えば数ＭＨｚないし数十
ＭＨｚ　（８，１６，３２，６４−ＭＨｚ　）のデジタ
ル信号を扱うシステムにおいて、デジタル信号の伝送の
際の誤り率（ビットエラーレート）を小さくするため、
伝送すべきまたは伝送されたデジタル信号を波形整形す
ることが行なわれている。

この波形整形のための回路（波形整形回路）は。

従来、Ｄ型フリップフロップＩＣ等を用いて構成されて
いる。

〔発明が解決しようとする問題点〕

数ＧＨｚ　（１，４，８−Ｇ１１ｚ　）以上の如きデジ
タル信号においては、そのビットレートが高くまた種々
の原因で波形のなまりが大きくなってしまうので２本来
矩形であるべき波形がサイン波に近いものとなってしま
う、このため、デジタル信号を伝送（例えば光伝送）す
る際のピットエラーレートが高（なってしまう。

そこで、デジタル信号が、電気信号から光信号に変換さ
れる前および／または光信号から電気信号に変換された
後に、デジタル信号を波形整形することが重要になって
くる。

しかし、上述の従来方法の如＜、Ｄ型フリソブフロフブ
ＩＣ等によって構成された波形整形回路は、デジタル信
号が数ＧＨｚのオーダーになると。

動作不能となってしまう。

また１個別部品によってＤ型フリップフロップ回路およ
び波形整形回路を構成することは１回路規模が大きくか
つ複雑になり、実現が難しい。

本発明は、数ＧＨｚ以上の超高速のデジタル信号の波形
整形を行うことが可能な波形整形回路を提供することを
目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理構成図であり、波形整形回路を示
している。

第１図において、１はストローブ回路（手段）。

・　　　２は分岐回路（手段）、３は遅延回路（手段）
。

４は合成回路（手段）である。

ストローブ回路１は、数ＧＨｚのデジタル信号（伝送す
べきデータ信号）　ＤＡＴＡをクロック信号ＣＬＫのロ
ウレベルの期間、ストローブする。信号ＣＩＪの周波数
はデジタル信号ＩＩＡＴ＾の周波数と等しくされ、その
ロウレベルの期間は、デジタル信号ＤＡＴＡの１周期の
％とされる。また、このストローブは、デジタル信号Ｄ
ＡＴＡの１周期の略中央で行なわれる。

分岐回路２は、ストローブ回路１の出力信号を２つに分
ける。

遅延回路３は０分岐回路２の出力信号の一方の位相を、
他方の出力信号の位相から半゛波長（半周期）だけ遅ら
せる。

合成回路４は９分岐回路２の出力信号と、これから半波
長だけ遅れた信号とを合成し、略矩形に近い波形のデジ
タル信号ＤＡＴへ′を出力する。

各回路ブロックｌないし４は１個別部品である高速のト
ランジスタ等によって構成される。

〔作　用〕

デジタル信号ＤＡＴＡのストローブ信号であるクロック
信号ＣＬＫが、デジタル信号ＤＡＴＡの１周期の略中央
、つまり、デジタル信号ＤＡＴＡが正しい値を取ってい
るであろうタイミングで１発生される（ロウレベルとさ
れる）、これにより、デジタル信号ＤＡＴＡの立上り　
（立下がり）が極めて緩やかな変化であった（立上り時
間が大きい）場合、および／または、デジタル信号ＤＡ
ＴＡの立上り　（立下がり）がジッタにより大きく遅れ
た場合においても、正しいデジタル信号ＤＡＴＡの値が
、ストローブ回路Ｉから出力される。

ストローブ回路１の出力信号の波形は、クロック信号Ｃ
ＬＫに依有する。クロック信号ＣＬＫの立上り時間およ
びジッタは、デジタル信号ＤＡＴＡのそれらに比べて掻
めて小さい（矩形に近い）。従って。

矩形に近い形に波形整形された出力信号が得られる。

このストローブ回路１の出力信号は、デジタル信号ＤＡ
ＴＡの１周期の〃の期間だけ発生される。そこで、この
出力信号と、その遅延された信号とを合成することによ
り、デジタル信号ＤＡＴＡの１周期と等しい期間、スト
ローブ回路１の出力信号のレベルを保つことができる。

即ち、大きな立上り時間およびジッタを有するデジタル
信号ＤＡＴＡを、クロック信号ＣＬＸに依有する小さな
立上り時間およびジッタを持つ（矩形に近い）デジタル
信号ＤＡＴＡ’に波形整形することができる。

また、簡単な回路構成であるので、単体の個別部品によ
って構成でき１回路素子自体における遅延が少なくてす
むので高速動作に十分追従できる。

〔実施例〕

第２図は本発明の一実施例構成図であり、超高速のデジ
タル信号の伝送システムを示している。

第２図において、　１１および４１はノア（ＮＯＲ）ゲ
ート回路であり、各々、ストローブ回路１および合成回
路４に対応するもの、３１はインバータ回路。

５１および５２は光信号から電気信号へまたは電気信号
から光信号への変換（０７Ｅ変換）を行う変換回路、６
は双方向のデータ伝送が可能な光ファイバ。

７１は受信した電気信号を処理する電気回路、７２は受
信した電気信号を処理し伝送すべき電気信号を発生する
電気回路である。

ノアゲート回路１１は、ストローブ信号であるクロック
信号ＣＬＫがロウレベルの期間だけ、デジタル信号ＤＡ
ＴＡをストローブし１反転された出力信号ＶＡとして出
力する。

なお、第４図にノアゲート回路構成図を示す。

第４図において、１１１ないし１１３は抵抗素子。

１１４および１１５は肝５ＦＥＴ、　１１６は容量素子
であり。

ｖｏは正の電源電圧＋　　Ｖｔｔは負の電源電圧である
。

ノアゲート回路１１は、集積回路（ＩＣ）としてでは　
。

なく、単体の個別部品によって構成される。特に。

ＭＥＳＦＥＴ　１１４および１１５はＧａＡｓ　（ガリ
ウム砒素）デバイスとされる。なお、　ＭＥＳＦＥＴ　
１１４および１１５はＨＥＭＴ構造とされてよい。

ノアゲート回路４１も、また、第４図図示の構成を有す
るものである。

遅延回路３は９例えばインバータ回路３１を適当な数（
偶数）だけ、直列に接続して構成される。

遅延回路３の出力信号Ｖ、は信号ＶＡより半周期だけ遅
延される。

ノアゲート回路４１の出力信号ＤＡＴＡ’　は、信号ｖ
ＡまたはＶｍがハイレベルの期間、ロウレベルとされる
。即ち、ノアゲート回路４１は１反転されかつ出力期間
が半周期とされた信号を、再び反転しかつ出力期間を全
周期とする手段である。

変換回路５１は、電気信号であるデジタル信号ＤＡＴＡ
’を光信号に変換し、これを光ファイバ６を介して他方
の変換回路５２に伝送する。変換回路５２は、受信した
光信号を電気信号に変換し、これを電気回路７２に伝送
する。電気回路７２は、受信した電気信号を処理する一
方、デジタル信号（ＯＡＴ＾）である電気信号を前述の
手段と同様の手段によって波形整形してデジタル信号（
ＤＡＴＡ′）とした後。

変換回路５２に伝送する。この信号は、光ファイバおよ
び変換回路５１を介して電気回路７１に伝送される。

第３図は動作波形図であり、第２図図示の−実施例にお
ける波形整形の一例を示している。

４　ＧＨｚの超高速のデジタル信号口＾ＴＡは、その立
上り時間およびジッタが大きいので、１周期Ｔの開始直
後にハイレベルまたはロウレベルの値を取ることができ
ず、また９図に示す如く、ある時刻における値は、その
時々で１種々の値を取る。

クロック信号ＣＬＫの周期はデジタル信号ＤＡＴＡの周
ｇ　７と等しくされ、かつ、Ａ周期だけずらされる（遅
らされる）。即ち、デジタル信号ＤＡＴＡの周期の中心
と、クロック信号ＣＬＫのロウレベルの中心とが一致さ
せられる。これにより、デジタル信号ＤＡＴＡが正しい
値を取っているであろうタイミング、換言すれば、デジ
タル信号ＤＡＴＡがノアゲート回路１１の論理しきい値
電圧ｖｙより確実に大きい（小さい）であろうタイミン
グで、デジタル信号ＤＡＴＡがストローブされる。

ノアゲート回路１１の出力信号ｖＡは、デジタル信号Ｄ
ＡＴＡの反転信号として９周期ＴのＡの期間（”／ｚ　
）だけ発生される。出力信号Ｖａの波形は。

クロック信号ＣＬＫに依存したものとな為。

出力信号ｖＡは、デジタル信号［ＩＡＴＡの周期Ｔの４
（′ｒ八）だけ遅延され、信号Ｖｍとされる。

さらに、信号Ｖａおよびｖｌはノアゲート回路４１にお
いて合成され、デジタル信号ＤＡＴＡ’　とされる、デ
ジタル信号ＤＡＴＡ’　は、Ａ周期だけデジタル信号Ｄ
ＡＴ＾から遅れているが、波形整形された矩形に近い信
号とされる。

なお、クロック信号ＣＬＫも図示の如く完全な矩形では
なく、ある大きさの立上り時間とジッタを伴うが、これ
らは電気回路の出力としてのデジタル信号の立上り時間
およびジッタの大きさに比べると小さいものである。

デジタル信号ＤＡＴへ′が矩形に近いので、変換回路５
１において半導体レーザ等によって光信号に変換される
際、半導体レーザ等の動作の安定が図られ、　　４　Ｍ
　ｂｉｔｓ／秒という超高速のデジタル信号の伝送時で
あってもビットエラーレートを小さくできる。

以上１本発明を実施例により説明したが１本発明はその
主旨に従い種々の変形が可能である。

例えば、クロック信号ＣＬＫとして第３図図示のものと
逆相の信号を用い、ノアゲート回路１１および４１をア
ンドゲート回路に変更してもよい。

また９本発明による波形整形回路を、光信号から変換さ
れた電気信号を波形整形するために、電気回路７１およ
び７２の如き変換回路５１およ・び５２の出力を受ける
回路に設けてもよい。

〔発明の効果〕

以上説明したように１本発明によれば、超高速のデジタ
ル信号伝送システムにおいて、立上り時間およびジッタ
の大きなデジタル信号をより矩形に近い波形のデジタル
信号に波形整形できるので。

デジタル信号の伝送の際のピットエラーレートを小さく
することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図。 第２図は一実施例構成図。 第３図は動作波形図。 第４図はノアゲート回路構成図。 図中。 １・・・ストローブ回路。 ２・・・分岐回路。 ３・・・遅延回路。 ４・・・合成回路。 ６・・・光ファイバ。 １１および４１・・・ノアゲート回路。 ３１・・・インバータ回路。 ５１および５２・・・Ｏ／Ｅ変換回路。 ７１および７２・・・電気回路。

Claims (1)

1. 【特許請求の範囲】 所定の周期を有する第１の信号を、前期周期の略中央に
   おいて、前記周期の半分の期間だけ、第２の信号に従っ
   てストローブして出力するストローブ手段（１）と、 前記ストローブ手段（１）の出力を２つに分岐する分岐
   手段（２）と、 前記分岐手段（２）によって分岐された一方を、前記周
   期の半分の期間だけ、前記分岐手段（２）によって分岐
   された他方より遅延させて出力する遅延手段（３）と、 前記分岐手段（２）によって分岐された他方と、前記遅
   延手段（３）の出力とを合成することによって、前記第
   １の信号と実質的に等しい周期を有する第３の信号を得
   る手段（４）とを備え、 前記第２の信号の立上り時間およびジッタを前記第１の
   信号の立上り時間およびジッタより小さくすることによ
   って、前記第１の信号を波形整形して前記第３の信号と
   する ことを特徴とする波形整形回路。