JPH01894A - デジタル・スピ−カの駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル・スピーカの駆動装置に関する。

（従来の技術） 重み付けされた複数個のボイスコイルにデジタル信号に
おける対応する桁の信号により駆動電流を流して音響の
放射が行われるようにした動電型のデジタル・スピーカ
としては従来から各種の構成形式のものが提案されて来
ている。

（発明が解決しようとする問題点） 周知のように、動電型スピーカはボイスコイル長をＱ、
ボイスコイルがおかれている磁気空隙の磁束密度をＢ、
ボイスコイルに流す電流を工とすると、振動板に一体化
されているボイスコイルのボビンに固着されているボイ
スコイルに発生する駆動力Ｆは、Ｆ＝Ｂ−Ｑ・工によっ
て示されるから、Ｂ−Ｑの大きさが一定の条件の下でボ
イスコイルに発生する駆動力Ｆはボイスコイルに流され
る電流Ｉに比例しているものになる。

それで、ボイスコイルによって発生した駆動力Ｆによっ
て励振される振動系の機械インピーダンスＺｍが一定な
らば、振動系の速度は常にボイスコイルに流れる電流に
比例するものになるが、振動板の中心保持子（ダンパ）
の機械インピーダンスは変位量に対して非直線的に変化
するから、振動板の振幅が大きくなる低周波数帯域にお
ける音響出力に非直線歪が生じるので、従来からそれの
改善策が求められていた。

そこで、本発明者等は先に、入力されるデジタル信号の
各桁に対応する重み付けが行われている複数のボイスコ
イルを備えた動電型スピーカにおけるボイスコイルの位
置を検出するボイスコイル位置の検出手段と、前記した
ボイスコイル位置の検出手段による検出々力と前記した
入力デジタル信号との差信号の検出を行う差分検出手段
と、前記した差分検出手段の出力に応じてボイスコイル
駆動回路に対する供給電圧値を可変制御する手段と、前
記した入力デジタル信号における各桁に対応して設けら
れている複数のボイスコイルに対する通電制御を行うボ
イスコイル駆動回路とからなるデジタル・スピーカの駆
動部はを提案し、前記した問題点を良好に解決すること
を可能にしたが。

前記した既提案のデジタル・スピーカの駆動装置におい
ては１重み付けしたボイスコイルを何えたデジタル・ス
ピーカ自体によるデジタル・アナログ変換動作時に発生
する折返し雑音を取除くことが困難であるということが
問題になった。

（問題点を解決するための手段） 本発明はデジタル信号の各桁に対応する重み付けが行わ
れている複数のボイスコイルを備えた動電型スピーカと
、入力デジタル信号をオーバー・サンプリングする手段
と、前記したａ電型スピーカのボイスコイルの位置を検
出するボイスコイル位置の検出手段と、前記したボイス
コイル位置の検出手段による検出々力と前記した入力デ
ジタル信号をオーバー・サンプリングして得た信号との
差信号の検出を行う差分検出手段と、前記した入力デジ
タル信号をオーバー・サンプリングして得た信号の出力
により駆動されるボイスコイル駆動手段と、前記した差
分検出手段からの出力に応じて、前記したボイスコイル
駆動手段への印加電圧を変化させる印加電圧値の可変制
御手段とからなるデジタル・スピーカの駆動装置を提供
して前述の問題点を解決したものである。

（実施例） 以下、添付図面を参照して本発明のデジタル・、スピー
カの駆動装置の具体的な内容を詳細に説明する。第１図
は本発明のデジタル・スピーカの駆動装置の一実施例の
ブロック図であり、また、第２図はデジタル・シグナル
・プロセッサの一例構成を示すブロック図、第３図は動
作説明用のフローチャート、第４図は動作説明用のタイ
ミング・チャート、！５図はデジタル・スピーカの一例
構成の縦断側面図、第６図はデジタル・シグナル・プロ
セッサの機能を表わすブロック図、第７図は駆動部の一
例構成のブロック図、第８図はオーバー・サンプリング
・フィルタの一例構成を示すブロック図、第９図は特性
曲線側図、第１０図は第８図示のオーバー・サンプリン
グ・フィルタの機能を表わすブロック図である。

まず、第５図に示されているデジタル・スピーカＳＰに
おいぞ、１はフレームであり、このフレーム１はポール
ピース２に固着されている。３はセンターポールで、こ
のセンターポール３は前記したポールピース２に穿設さ
れている円孔中に挿入された状態においてセンターポー
ル２との間に円環状の磁気空隙１１が形成されるように
して底板４上に植設されている。

また、５は円環状の永久磁石であり、６は振動板８に固
着されているコイルボビンであり、このコイルボビン６
には供給されるデジタル信号の桁に対応する所定の重み
付けが施されている複数のボイスコイル１２（第１図中
に１２　（２）、　１２　（３）〜１２（ｎ）として示
されている）が巻回して固着されている。

７は中心保持子であり、周知のように、この中心保持子
７は、前記したコイルボビン６が磁気空隙１１中で他の
部分と非接触状態で運動できるように支持している。図
示の例においては前記の中心保持子７として、いわゆる
コルゲーション・ダンパが使用されている。９は振動板
８の外端部のコルゲーション部であり、それの端部はフ
レーム１に固着されており、その上部が抑え板１ｏによ
って抑えられている。

第５図中において、ＰＧ、ＰＲによって示されている構
成部分は、ボイスコイルの位置検出器であり、図示の例
におけるボイスコイルの位置検出器は、発光ダイオード
ＰＧとフォトダイオードＰＲとを使用して、第４図の（
ｆ）に例示されているような各時刻に発光ダイオードＰ
Ｇから放射された光が、フォトダイオードＰＲによって
受光された第４図の（ｇ）に示されているような各時刻
までの各時間値を計測して、ボイスコイルの位置が検出
できるような構成のものとされている。なお。

第５図中においては図示の簡略化のために複□数のボイ
スコイルからの引出線の図示は省略している。

さて、本発明のデジタル・スピーカの駆動装置の一実施
例のブロック図（以下の説明において第１図に例示した
ブロック図は、ステレオ信号における左チャンネル信号
に対するデジタル・スピーカの駆動装置であるとされて
いる。ステレオ信号における右チャンネル信号に対する
デジタル・スピーカの駆動装置も第１図と同様なブロッ
ク図によって示されるものであることはいうまでもない
）を示す第１図において、１３はデジタル・スピーカＳ
Ｐで再生の対象にされているデジタル信号の入力端子で
ある。

前記の入力端子１３にはデジタル・スピーカで再生の対
象にされるべき所定の信号フォーマットのデジタル信号
となされた音響信号（以下、単にデジタル信号と記載す
る）が供給される。前記した入力端子１３に供給された
デジタル信号は受信部ＲＤで復調される。ＰＬＬはフェ
ーズ・ロックド・ループであり、このフェーズ・ロック
ド・ループＰＬＬは受信部ＲＤで復調して得たデジタル
・データ中のクロックと、受信部ＲＤ中で発生されたク
ロックとの位相を同期させるために用いられる。

なお、装置の構成に応じて、入力信号がシリアル信号と
なされたり、あるいはパラレル信号となされたりするも
のであることはいうまでもないが。

第１図示の構成例の場合には、入力端子１３に供給され
るデジタル信号がシリアル信号（第４図の（ａ）参照）
であるとされている。

前記した受信部ＲＤで復調された信号、例えば。

ＮＲＺ信号は、受信部ＲＤからのピットクロック信号と
、アドレスデコーダＡＤＥＣからのアドレス信号とが与
えられていて所要の直並列変換動作を行う直並列変換回
路Ｓ　Ｐ　Ｃａに供給されている。

前記の直並列変換回路５ＰＣａでは、それに供給された
受信部ＲＤにおけるシリアル信号形態の復調信号をパラ
レル信号に変換し、それをオーバー・サンプリング・フ
ィルタＯ８Ｄに供給する。

第１図示の例では、オーバー・サンプリング・フィルタ
Ｏ８Ｄの入力端子に対して、直並列変換回路Ｓ　Ｐ　Ｃ
ａから並列１６ビツトのデジタル・データＸ１〜Ｘ１６
が供給されるものとされており、また、アドレス・デコ
ーダＡＤＥＣから信号ＤＳのＨＩＧＨ，ＬＯＷの信号が
供給されている。

前記したオーバー・サンプリング・フィルタＯ８Ｄは、
例えば、第８図に示されているような構成形態のものを
使用することができる。第８図に示されているオーバー
・サンプリング・フィルタＯ８Ｄにおいて、タイミング
・コントロールのブロックに示されているＣＫＳＹ、Ｃ
ＫＯ，ＤＧなどは端子名であり、第１図中のオーバー・
サンプリング・フィルタｏＳＤにも、前記の端子ＣＫＳ
Ｙ、ＣＫＯなどと対応する端子が示されている。

前記した端子ＣＫＳＹには、第４図の（ｂ）に示されて
いるチャンネル識別信号ＬＲＣＫが前記した受信部ＲＤ
から供給されており、また、端子ＣＫＯにはオーバー・
サンプリング・フィルタＯ８Ｄの演算速度を定めるシス
テム・クロック信号ＸＣＬＫ（チャンネル識別信号ＬＲ
ＣＫの繰返し周波数がｆｓであるとし、第１０図示のデ
ジタル・フィルタがｐ＝５９であるようなデジタル・フ
ィルタ演算を行うとしたときのシステム・クロックＸＣ
ＬＫの繰返し周波数は９８０ｆｓとなる。このシステム
・クロックＸＣＬＫは、前記した受信部ＲＤにおいて発
生される）が前記した受信部ＲＤから供給されている。

第８図において、に−ＲＯＭは係数ロム、ＬＡＴＣＨは
ラッチ回路、ＭＰＸはマルチプレクサ、Ｐ−Ｐは部分積
生成回路、ＳＲはシフト・レジスタ、Ｗ−ＴＲＥＥは加
算器ブロック：　ＡＤＤはキャリー・ルック・アヘッド
加算器、ＡＣＣはアキュムレータであり、１６ビツトの
入力（Ｉ　ＮＰＵＴ）データＸ１〜Ｘ１６が与えられる
と、オーバー・サンプリング・フィルタＯ８Ｄの出力端
子から出力される出力データＹ１〜Ｙ１８（第４図の（
ｅ））は、オーバー・サンプリング・フィルタＯ８Ｄの
動作によってビット拡張されて下位２ビット分が拡張さ
れた状態の１８ビツトの出力データＹ１〜Ｙ１８である
。

そして、第８図に示されているオーバー・サンプリング
・フィルタＯ５Ｄは、第１０図示のシグナル・フローグ
ラフによって示されるような遅延要素（第１０図中にお
いて符号２Ｔと符号Ｔで示されている遅延要素）２６．
２７と、係数の乗算器（第１０図中において係数を表わ
す符号ａＰｐａ　ｐ−２，−ｂ　ｐ−２，ｂ　ｐが付さ
れている乗算器）２８と、加算器２９とによる多数法の
直線位相のＦＩＲデジタル・フィルタ構成による２倍の
オーバー・サンプリング・フィルタとして、それが所定
のフィルタ演算動作を行うことにより１例えば第９図示
のような周波数レスポンス特性を示すデジタル・フィル
タとして動作するから、デジタル・スピーカの折返し雑
音は良好に除去できることになる。

すなわち、前記した第１０図示のシグナル・フローグラ
フに示されている遅延要素２７における遅延時間Ｔを（
１／８８２００）秒とし、また、遅延要素２６における
遅延時間２Ｔを（１／４４１００）秒として、オーバー
・サンプリング・フィルタＯ８Ｄの入力端子に対して１
６ビツトの入力データＸ１〜Ｘ１６を（１／４４１００
）秒毎に入力すると、そのオーバー・サンプリング・フ
ィルタＯ８Ｄの出力端子からは（１／８８２００）秒毎
に１８ビツトの出力データＹ１〜Ｙ１８（第４図の（ｅ
））が出力され。

アップサンプリングされ、さらに、この例の場合のオー
バー・サンプリング・フィルタＯ８Ｄにおける周波数レ
スポンス特性は、第９図示のように約２０にＨｚから２
４．１ＫＨｚにかけて急激に下降する特性を示すものと
なり、したがって折返し雑音の生じないデジタル・スピ
ーカが提供できるのである。

前記のデジタル・シグナル・プロセッサＤＳＰにおける
他の入力端子１５には、直並列変換回路５ｐｃｂから出
力された位置データのパラレル信号形態のデジタル信号
（第４図の（ｉ）参照）が供給されるが、前記した直並
列変換回路５ｐｃｂから出力されるパラレル信号形態の
デジタル信号（第４図の（ｉ）参照）は、第５図を参照
して既述したボイスコイルの位置検出器の出力信号（第
４図の（ｇ）参照）をアナログ・デジタル変換１１ＡＤ
ｃによってアナログ・デジタル変換して得たシリアルな
デジタル信号が直並列変換されてパラレル信号の状態に
なされているデジタル信号である。

そして、前記したデジタル・シグナル・プロセッサＤＳ
Ｐとしては１例えば第２図に例示されているような構成
態様のものを使用することができるが、第２図に示され
ているデジタル・シグナル・プロセッサにおいて、ＭＵ
Ｌａは乗算器、ＭＵＸはマルチプレクサ、ＰＣはプログ
ラムカウンタ、ＤＰはデータ・メモリ・ページ・ポイン
タ、ＡＲＰは補助レジスタ・ポインタ、ＡＬＵは演算論
理ユニット、ＡＣＣはアキュムレータであり、このデジ
タル・シグナル・プロセッサＤＳＰは、第３図に示され
ているフローチャートの各ステップに従って動作するこ
とにより、第６図示のブロック図で現わされているよう
な回路構成で行われるような信号処理に対応する演算を
実行する。

すなわち、第６図に示されている構成のデジタル・シグ
ナル・プロセッサＤＳＰにおいて、入力端子１４に供給
されたデジタル信号ａは、２の補数表記から符号絶対値
表記に変換する機能を有する表記変換回路２３によって
表記変換されてから伸長圧縮部１８を介して出力端子１
６ａに出力されるとともに、遅延演算子（単位の遅延時
間Ｔの２倍の遅延時間２Ｔを有する遅延演算子）１７を
介して加算器２０に供給される。前記した出力端子１６
ａに送出された信号は、デジタル・スピーカの駆動部Ｄ
ＲＶの入力端子２４に供給される。

また、入力端子１５に供給されたデジタル信号すは補正
回路１９に与えられる。前記の補正回路１９は、スピー
カのボイスコイル１２への入力信号が零の状態における
スピーカのボイスコイルの位置を基準の位置にするとと
もに、入力デジタル信号とスピーカのボイスコイルの位
置データ信号との差信号を誤差信号とする負帰還の自動
制御系により、スピーカのボイスコイルの位置が入力デ
ジタル信号に対応したものになされうるように、入力端
子１５に供給されたデジタル信号すを補正するものであ
る。

前記した補正回路１９の出力信号と遅延演算子１７の出
力信号との差分を出力する加算器２０からの出力信号は
、係数回路２１において所定の可変係数でに倍されて加
算器２２に供給され、加算器２２において振幅基準値設
定回路ＡＳＳに設定されている振幅基準値と加算された
後に、伸長圧縮部１８を介して出力端子１６ｂから送出
され、デジタル・アナログ変換器ＤＡＣの端子２６に供
給される。前記したデジタル・アナログ変換器ＤＡＣに
はアドレス・デコーダＡＤＥＣから出力されたＣ５ｂバ
ーが端子２７に供給され、また受信部ＲＤから送出され
た信号ＷＣＬ　Ｋ（チャンネル識別信号ＬＲＣＫの周期
の１／２の周期の信号）が端子２８に供給されていて、
前記した信号ＷＣＬＫ（第４図の（ｄ））のタイミング
で、それの端子２６に供給されたデジタル信号をアナロ
グ信号に変換して発生した直流電圧を出力端子２９．３
０を介してデジタル・スピーカの駆動部ＤＲＶにおける
電源極性及び電圧値の設定部ＤＲＶｂに供給する。

前記したデジタル・シグナル・プロセッサＤＳＰの動作
を説明するための第３図示のフローチャートにおいて、
スタートしてシステム・イニシャライズ（ステップ１０
０）が行われ、次にステップ１ｏ１でＢＩＯバーが零か
否かをみて、ＮＯならばステップ１０１に戻り、ＹＥＳ
でステップ１０２に進んでデジタル信号ａを入力し１次
に、ステップ１０３に進んでデジタル信号すを入力し、
そのときに発生されるデータ・イネーブル信号ＤＥＮバ
ーでフリップ・フロップＦＦはＢＩＯパーを１にプリセ
ットし、ステップ１０４で入力デジタル信号すに補正を
行い、ステップ１０５で差分の検出を行い、ステップ１
０６でに倍し、ステップ１０７で振幅基準値設定回路Ａ
ＳＳに設定されている振幅基準値に加算し、ステップ１
０８で出力ａの絶対値１ａｌが出力ａの電圧の最大値Ｖ
ｍａｘの１／４よりも小さいか否かをみて、ＮＯならば
ステップ１１１で出力ａ、ｂを出力してステップ１０１
に戻り、また、前記のステップ１０８がＹＥＳの場合に
はステップ１０９に進み、ステップ１０９で出力ａを２
ビツトだけ左シフト（第６図中の伸長圧縮部１８で出力
ａを２ビツトだけ伸長する）６１次にステップ１１０で
出力すを２ビツトだけ右シフト（第６図中の伸長圧縮部
１８で出力すを２ビツトだけ圧縮する）し、ステップ１
１１に進み、ステップ１１１で出力ａ、ｂを出力してス
テップ１０１に戻る。前記したデジタル・シグナル・プ
ロセッサＤＳＰの出力゛端子１６ａから出力されたパラ
レル信号形態のデジタル信号における各桁の信号は、デ
ジタル・スピーカの駆動部ＤＲＶにおける入力側の各桁
の入力端子２４（入力端子２４はデジタル信号の各桁に
個別に対応して、第７図中の２４　（１）〜２４　（ｎ
）のように複数個からなる）に供給される。デジタノい
スピーカの駆動部ＤＲＶは。

それの−個構成が第７図に示されている。第７図におい
て、ＤＲＶａはデジタル信号における各桁の信号のオン
オフ制御部、ＤＲＶｂは電源極性及び電圧値の設定部、
　ｒ、　ＴｖＥ（１）　〜Ｌ　ＴＩＩＥ（ｎ）はライト
・イネーブル信号ＷＥバーとアドレス・デコーダＡＤＥ
Ｃからの信号ＤＳのＣ８ａバーとのアンド出力によって
入力信号をラッチするラッチ回路であり、またＬ　ＴＯ
Ｅ（１）〜Ｌ　ＴＯＥ（ｎ）はチャンネル識別信号ＬＲ
ＣＫの１７２の繰返し周期の信号ＷＣＬＫによって入力
信号をラッチするラッチ回路であり、さらに５Ｗ（２）
〜５Ｗ（ｎ）はアナログ・スイッチ、Ｒ１−Ｒ６は抵抗
、ＣＯＭＰは比較器、Ｑｌ。

Ｑｌはトランジスタ、２４　（１）〜２４　（ｎ）は入
力端子、２５　（１）〜２５　（ｎ）は出力端子である
。

デジタル・シグナル・プロセッサＤＳＰの出力端子１６
ａからデジタル・スピーカの駆動部ＤＲＶの入力端子２
４　（１）〜２４　（ｎ）に供給されるデジタル信号に
おいて、それの最上位桁の信号が供給される入力端子２
４　（１）と出力端子２５　（１）との間に、ラッチ回
路ＬＴｖＥ（１）、ＬＴＯＥ（１）、抵抗Ｒ１〜Ｒ６、
比較器ＧＯＭＰ、トランジスタＱｌ、　Ｑｌなどで構成
されている電源電圧の極性の設定部ＤＲＶｂでは、それ
の入力端子２４　（１）に供給される入力デジタル信号
の最上位桁の信号が０の場合には、出力端子２５　（１
）から正の極性を有するとともに、デジタル・アナログ
変換器ＤＡＣから出力されている大きさを有する直流電
源電圧＋ＶｃＣを送出し、また、入力デジタル信号の最
上位桁の信号が１の場合には、出力端子２５（１）から
負の極性を有するとともに、デジタル・アナログ変換器
ＤＡＣから出力されている大きさを有する直流電源電圧
−Ｖｃｃを送出して、デジタル・スピーカＳＰにおける
所定の重み付けが施されている各ボイスコイル１２（２
）〜１２（ｎ）の一端に共通に加える。

また、デジタル・シグナル・プロセッサＤＳＰの出力端
子１６ａからデジタル・スピーカの駆動部ＤＲＶに対し
て供給される入力デジタル信号における最下位桁の入力
信号から最上位桁の次の桁の信号までの各桁の入力信号
が個別に供給される各桁の入力端子２４　（ｎ）　、・
・・２４　（３）、　２４　（２）と、前記した各桁の
信号にそれぞれ対応するアナログ・スイッチに接続され
た端子２５　（ｎ）　、・・・２５（３）。

２５　（２）との間に、それぞれラッチ回路ＬＴｌｉｌ
Ｅ（ｎ）〜Ｌ　ＴｖＥ（２）、Ｌ　ＴＯＥ（ｎ）　〜Ｌ
　ＴＯＥ（２）の所定のもの、及びアナログ・スイッチ
５Ｗ（ｎ）〜５Ｗ（２）によって構成されているデジタ
ル信号における各桁の信号のオンオフ制御を行うオンオ
フ制御部ＤＲＶａでは、デジタル・スピーカＳＰにおけ
る所定の重み付けが施されている各ボイスコイル１２（
ｎ）〜１２（２）に接続されたアナログ・スイッチ５Ｗ
（ｎ）〜５Ｗ（２）が選択的にオンオフ制御されること
によって、選択された所定のボイスコイルに前記した電
′ｔＸ？！！圧の極性の設定部ＤＲＶｂの出力端子２５
　（１）に現われた電圧によって電流を流す。

すなわち、前記した第７図中に示されているラッチ回路
Ｌ　ＴｖＥ（１）〜Ｌ　ＴＶＨ（ｎ）は、第４図の（ｊ
）に示されているライト・イネーブルＷＥバーのタイミ
ングにおいてそれぞれ対応している入力端子２４　（１
）〜２４　（ｎ）に供給されているデジタル信号をラッ
チし、また、ラッチ回路Ｌ　ＴＯＥ（１）〜ＬＴＯＥ（
ｎ）は、信号ＷＣＬＫのタイミングにおいてそれぞれ対
応しているいるラッチ回路ＬＴＷＥ（１）〜ＬＴ！ｊＥ
（ｎ）にラッチされているデジタル信号をラッチする。

それで、前記したラッチ回路Ｌ　ＴＯＥ（１）〜ＬＴＯ
Ｅ（ｎ）の出力信号によってオンオフ制御されるアナロ
グ・スイッチ５Ｗ（ｎ）〜５Ｗ（２）におけるオン状態
になされたアナログスイッチに接続されているデジタル
・スピーカＳＰにおける所定の重み付けが施されている
各ボイスコイルに対して電源極性及び電圧値の設定部Ｄ
ＲＶｂの出力端子２５　（１）に現われた電圧によって
電流が流されて、デジタル・スピーカＳＰのボイスコイ
ル１２が変位する。

そして、前記のように変位したデジタル・スピーカＳＰ
のボイスコイル１２の位置を検出するボイスコイル位置
の検出手段からの検出々力は、差分検出手段において入
力デジタル信号との差信号の検出のために用いられ、次
に、前記した差分検出手段の出力は前記した入力デジタ
ル信号と加算された後に、そのデジタル信号の各桁の信
号によって、それぞれ対応する前記した桁のボイスコイ
ルに駆動電流が流されることにより、中心保持子７に非
直線歪を発生させるような大振幅駆動時においても、デ
ジタル・スピーカはそれのボイスコイルの位置が入力の
デジタル信号と正しく対応するように駆動される。

（発明の効果） 以上、詳細に説明したところから明らかなように、本発
明のデジタル・スピーカの駆動装置は、デジタル信号の
各桁に対応する重み付けが行われている複数のボイスコ
イルを備えた！２１１Ｔ”ｄ型スピーカと、入力デジタ
ル信号をオーバー・サンプリングする手段と、前記した
動電型スピーカのボイスコイルの位置を検出するボイス
コイル位置の検出手段と、前記したボイスコイル位置の
検出手段による検出々力と前記した入力デジタル信号を
オーバー・サンプリングして得た信号との差信号の検出
を行う差分検出手段と、前記した入力デジタル信号をオ
ーバー・サンプリングして得た信号の出力により駆動さ
れるボイスコイル駆動手段と、前記した差分検出手段か
らの出力に応じて、前記したボイスコイル駆動手段への
印加電圧を変化させる印加電圧値の可変制御手段とから
なるものであるから、この本発明のデジタル・スピーカ
の駆動装置は入力デジタル信号とスピーカのボイスコイ
ルの位置データ信号との差信号を誤差信号とする負帰還
の自動制御系によりボイスコイルに加える駆動電圧を変
化させて、スピーカのボイスコイルの位置が入力デジタ
ル信号に対応したものになされうるように、ボイスコイ
ルの駆動を行うようにしているので、中心保持子７に非
直線歪を発生させるような大振幅駆動時においても、デ
ジタル・スピーカをそれのボイスコイルの位置が入力の
デジタル信号と正しく対応するように高い精度で駆動さ
せることができるのであり、この本発明によれば既述し
た従来の問題点が良好に解消できることはケ薯のこと、
入力デジタル信号をオーバー・サンプリング手段によっ
てオーバー・サンプリングしているために、折返し雑音
の発生が良好に防止でき、また、オーバー・サンプリン
グ手段によってビット拡張し、そのビット拡張に対応し
て同一のボイスコイルの個数により、実質的に下位ビッ
トを拡張しうるように、ボイスコイル駆動手段への印加
電圧を変化させるようにしたから、実際のボイスコイル
の個数よりも多くの桁数のデジタル信号による音響信号
の放射を行うことができるので、少ないボイスコイルの
個数の動電型スピーカを使用して、ダイナミック・レン
ジのより一層広いスピーカを提供できる。

【図面の簡単な説明】

第１図は本発明のデジタル・スピーカの駆動装置の一実
施例のブロック図、第２図はデジタル・シグナル・プロ
セッサの一例構成を示すブロック図、第３図は動作説明
用のフローチャート、第４図は動作説明用のタイミング
・チャート、第５図はデジタル・スピーカの一例構成の
縦断側面図。 第６図はデジタル・シグナル・プロセッサの機能を表わ
すブロック図、第７図は駆動部の一例構成のブロック図
、第８図はオーバー・サンプリング・フィルタの一例構
成を示すブロック図、第９図は特性曲線側図、第１０図
は第８図示のオーバー・サンプリング・フィルタの機能
を表わすブロック図である。 １・・・フレーム、２・・・ポールピース、３・・・セ
ンターポール、４・・・底板、５・・・円環状の永久磁
石、６・・・振動板８に固着されているコイルボビン、
７・・・中心保持子、９・・・振動板８の外端部のコル
ゲーション部、１１・・・円環状の磁気空隙、１２・・
・複数のボイスコイル１２（１２（２）、１２（３）〜
１２（ｎ））、１３・・・デジタル・スピーカＳＰで再
生の対象にされているデジタル信号の入力端子、１４．
１５・・・デジタル・シグナル・プロセッサＤＳＰにお
ける入力端子、１６・・・デジタル・シグナル・プロセ
ッサＤＳＰの出力端子、１７，２６゜２７・・・遅延演
算子、１８・・・伸長圧縮部、１９・・・補正回路、２
０．２２・・・加算器、２１・・・係数回路。 ２３・・・２の補数表記から符号絶対値表記に変換する
表記変換回路、２４・・・デジタル・スピーカの駆動部
ＤＲＶにおける入力側の各桁の入力端子２４（２４（１
）〜２４（ｎ））、２５（１）〜２５　（ｎ）・・・出
力端子、２８・・・乗算回路、２９・・・加算器、３１
・・・ＡＮＤ回路、ＳＰ・・・デジタル・スピーカ、Ｐ
Ｇ・・・発光ダイオード、ＰＲ・・・フォトダイオード
、ＲＤ・・・受信部、ＰＬＬ・・・フェーズ・ロックド
・ループ、ＡＤＥＣ・・・アドレスデコーダ、５ＰＣａ
、５ＰＣｂ・・・直並列変換回路、Ｍ　Ｕ　Ｌ　ａ・・
・乗算器、ＭＵＸ・・・マルチプレクサ、ＰＣ・・・プ
ログラムカウンタ、ＤＰ・・・データ・メモリ・ページ
・ポインタ、ＡＲＰ・・・補助レジスタ・ポインタ、Ａ
ＬＵ・・・演算論理ユニット、ＡＣＣ・・・アキュムレ
ータ、ＤＲＶ・・・デジタル・スピーカの駆動部、ＤＲ
Ｖａ・・・デジタル信号における各桁の信号のオンオフ
制御部、ＤＲＶｂ・・・電源極性及び電圧値の設定部、
Ｌ　ＴＩＥ（１）〜Ｌ　ＴｖＥ（ｎ）・・・ライト・イ
ネーブル信号ＷＥバーによって入力信号をラッチするラ
ッチ回路、ＬＴＯＥ（１）〜ＬＴＯＥ（ｎ）・・・チャ
ンネル識別信号ＬＲＣＫによって入力信号をラッチする
ラッチ回路、５Ｗ（２）〜５Ｗ（ｎ）・・・アナログ・
スイッチ、Ｒ１−Ｒ６・・・抵抗、ＧＯＭＰ・・・比較
器、Ｑｌ、　Ｑ２・・・トランジスタ、ＡＤＣ・・・ア
ナログ・デジタル変換回路、ＤＡＣ・・・デジタル・ア
ナログ変換回路、ＦＦ・・・フリップ・フロップ、ＯＳ
Ｄ・・・オーバー・サンプリング・フィルタ。 特許出願人　　日本ビクター株式会社 ＩＮ日」Ｔ

Claims (1)

1. 【特許請求の範囲】 デジタル信号の各桁に対応する重み付けが行われている
   複数のボイスコイルを備えた動電型スピーカと、入力デ
   ジタル信号をオーバー・サンプリングする手段と、前記
   した動電型スピーカのボイスコイルの位置を検出するボ
   イスコイル位置の検出手段と、前記したボイスコイル位
   置の検出手段による検出々力と前記した入力デジタル信
   号をオーバー・サンプリングして得た信号との差信号の
   検出を行う差分検出手段と、前記した入力デジタル信号
   をオーバー・サンプリングして得た信号の出力により駆
   動されるボイスコイル駆動手段と、前記した差分検出手
   段からの出力に応じて、前記したボイスコイル駆動手段
   への印加電圧を変化させる印加電圧値の可変制御手段と
   からなるデジタル・スピーカの駆動装置 ２、オーバー・サンプリング手段によってビット拡張し
   、そのビット拡張に対応して同一のボイスコイルの個数
   により、実質的に下位ビットを拡張しうるように、ボイ
   スコイル駆動手段への印加電圧を変化させる印加電圧値
   の可変制御手段を備えさせた特許請求の範囲第１項に記
   載のデジタル・スピーカの駆動装置