JPH0157833B2 - - Google Patents
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- JPH0157833B2 JPH0157833B2 JP55188120A JP18812080A JPH0157833B2 JP H0157833 B2 JPH0157833 B2 JP H0157833B2 JP 55188120 A JP55188120 A JP 55188120A JP 18812080 A JP18812080 A JP 18812080A JP H0157833 B2 JPH0157833 B2 JP H0157833B2
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- capacitor
- operational amplifier
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- terminal
- mos
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- 239000003990 capacitor Substances 0.000 claims description 41
- 230000005540 biological transmission Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
- G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、MOS構造で形成された演算増幅器
（以下、オペアンプ）及び前記オペアンプと同一
チツプのMOS集積回路に集積化されたキヤパシ
タより成る演算回路に関する。
（以下、オペアンプ）及び前記オペアンプと同一
チツプのMOS集積回路に集積化されたキヤパシ
タより成る演算回路に関する。
近年、MOS構造の、アナログ回路及びデイジ
タル回路を同一の集積回路内に形成して成るアナ
ログ・デイジタル混載集積回路が注目を集めてい
る。このような、MOS構造の集積回路内におい
て、逆相増幅回路、正相増幅回路、差動増幅回
路、加減算回路等の線形演算回路を実現する場
合、MOSオペアンプと集積化されたキヤパシタ
（例えば金属―酸化膜―半導体構造のキヤパシタ、
二層多結晶シリコン構造のキヤパシタ等）とを用
いることが有効である。この方法によつて線形演
算回路を実現すれば、演算の係数（即ち、定数倍
の係数、加減算の係数等）がキヤパシタの比で決
定されるため演算の精度が高い。また、キヤパシ
タを形成する工程も簡単であり、キヤパシタの比
を形成するための回路設計も簡単である。第１図
に、上述の方法によつて構成された逆相増幅回路
の構成例を示す。同図において、各記号の意味は
次のとおりである。１０１はMOSオペアンプで
あり、−は逆相入力端子を＋は正相入力端子を示
す。図中、−及び＋の意味は、第２図以降におい
ても同じである。また、１０２，１０３は集積化
されたキヤパシタ、１０４は接地端子、１０５，
１０６は逆相増幅回路の入力端子、出力端子を
各々示している。
タル回路を同一の集積回路内に形成して成るアナ
ログ・デイジタル混載集積回路が注目を集めてい
る。このような、MOS構造の集積回路内におい
て、逆相増幅回路、正相増幅回路、差動増幅回
路、加減算回路等の線形演算回路を実現する場
合、MOSオペアンプと集積化されたキヤパシタ
（例えば金属―酸化膜―半導体構造のキヤパシタ、
二層多結晶シリコン構造のキヤパシタ等）とを用
いることが有効である。この方法によつて線形演
算回路を実現すれば、演算の係数（即ち、定数倍
の係数、加減算の係数等）がキヤパシタの比で決
定されるため演算の精度が高い。また、キヤパシ
タを形成する工程も簡単であり、キヤパシタの比
を形成するための回路設計も簡単である。第１図
に、上述の方法によつて構成された逆相増幅回路
の構成例を示す。同図において、各記号の意味は
次のとおりである。１０１はMOSオペアンプで
あり、−は逆相入力端子を＋は正相入力端子を示
す。図中、−及び＋の意味は、第２図以降におい
ても同じである。また、１０２，１０３は集積化
されたキヤパシタ、１０４は接地端子、１０５，
１０６は逆相増幅回路の入力端子、出力端子を
各々示している。
キヤパシタ１０２及び１０３の容量値をそれぞ
れC1，C2とし、端子１０５への入力信号をVI、
端子１０６よりの出力信号VOとすると、第１図
の逆相増幅器は、任意の周波数の信号に対して VO／VI＝−C1／C2 ……(1) なる伝送特性を有することが期待される。しかし
ながら、MOSオペアンプ１０１の逆相入力端子
を構成しているMOSトランジスタのゲート部分
（第１図の１０７の部分）に何らかの原因によつ
て固定電荷が蓄積されている場合には、前記逆相
増幅回路は期待された伝送特性を示さず、出力端
子１０６は正または負の電源電位に固定されてし
まう。これは、節点１０７が直流的にフローテイ
ング状態となり前記固定電荷を放電する経路が存
在しないため、節点１０７が仮想接地されないこ
とによる。
れC1，C2とし、端子１０５への入力信号をVI、
端子１０６よりの出力信号VOとすると、第１図
の逆相増幅器は、任意の周波数の信号に対して VO／VI＝−C1／C2 ……(1) なる伝送特性を有することが期待される。しかし
ながら、MOSオペアンプ１０１の逆相入力端子
を構成しているMOSトランジスタのゲート部分
（第１図の１０７の部分）に何らかの原因によつ
て固定電荷が蓄積されている場合には、前記逆相
増幅回路は期待された伝送特性を示さず、出力端
子１０６は正または負の電源電位に固定されてし
まう。これは、節点１０７が直流的にフローテイ
ング状態となり前記固定電荷を放電する経路が存
在しないため、節点１０７が仮想接地されないこ
とによる。
本発明は、上述の欠点を除去したものであり、
その目的は、MOSオペアンプ及び集積化された
キヤパシタにより構成される線形演算回路におい
て、前記オペアンプの逆相又は正相入力端子に蓄
積されていて、前記逆相及び正相入力端子が仮想
短絡することを妨げる要因を成す固定電荷を放電
せしめる手段を設けることにあり、複数のキヤパ
シタが入力端子に接続され、該複数のキヤパシタ
の容量比により演算の係数が略決定されてなる演
算増幅器を有した演算回路において、前記演算増
幅器の出力端子と前記キヤパシタが接続される前
記演算増幅器の入力端子との間に直列接続された
２つのスイツチ手段と、該２つのスイツチ手段の
直列接続点と接地端子の間に設けられ前記キヤパ
シタより小さい容量値を有するスイツチトキヤパ
シタとを備え、前記２つのスイツチ手段は互いに
逆相のクロツク信号により制御されてなることを
特徴とする。
その目的は、MOSオペアンプ及び集積化された
キヤパシタにより構成される線形演算回路におい
て、前記オペアンプの逆相又は正相入力端子に蓄
積されていて、前記逆相及び正相入力端子が仮想
短絡することを妨げる要因を成す固定電荷を放電
せしめる手段を設けることにあり、複数のキヤパ
シタが入力端子に接続され、該複数のキヤパシタ
の容量比により演算の係数が略決定されてなる演
算増幅器を有した演算回路において、前記演算増
幅器の出力端子と前記キヤパシタが接続される前
記演算増幅器の入力端子との間に直列接続された
２つのスイツチ手段と、該２つのスイツチ手段の
直列接続点と接地端子の間に設けられ前記キヤパ
シタより小さい容量値を有するスイツチトキヤパ
シタとを備え、前記２つのスイツチ手段は互いに
逆相のクロツク信号により制御されてなることを
特徴とする。
以下、実施例を用いて本発明を詳細に説明す
る。第２図に、第１図の逆相増幅回路に前記固定
電荷の放電手段を付加した逆相増幅回路の構成例
を示す。第２図において、２０２は集積化された
キヤパシタ（容量値をC3とする）であり、２０
２，２０３はスイツチとして動作するMOSトラ
ンジスタである。１０１〜１０７は第１図と同一
のものを示す。MOSトランジスタ２０２及び２
０３のゲートにはそれぞれ互いに逆相を成す、周
波数sのクロツク信号CL及びが入力される。
ただし、端子１０５への入力信号VIの周波数
とすると、s≫が満たされていなくてはならな
い。このとき、キヤパシタ２０１，MOSトラン
ジスタ２０２及び２０３より成るスイツチトキヤ
パシタは抵抗と等価な動作を成し、その等価抵抗
値Ｒは近似的にＲ＝１／sC3で与えられる。この等 価抵抗の働きにより、節点１０７に蓄積されてい
た固定電荷は接地端子に放電され、MOSオペア
ンプ１０１の逆相入力端子及び正相入力端子は仮
想短絡となる。次に、前記スイツチトキヤパシタ
が伝送特性に与える影響を調べてみよう。第２図
において、入出力信号の間には次の関係式が成り
たつ。
る。第２図に、第１図の逆相増幅回路に前記固定
電荷の放電手段を付加した逆相増幅回路の構成例
を示す。第２図において、２０２は集積化された
キヤパシタ（容量値をC3とする）であり、２０
２，２０３はスイツチとして動作するMOSトラ
ンジスタである。１０１〜１０７は第１図と同一
のものを示す。MOSトランジスタ２０２及び２
０３のゲートにはそれぞれ互いに逆相を成す、周
波数sのクロツク信号CL及びが入力される。
ただし、端子１０５への入力信号VIの周波数
とすると、s≫が満たされていなくてはならな
い。このとき、キヤパシタ２０１，MOSトラン
ジスタ２０２及び２０３より成るスイツチトキヤ
パシタは抵抗と等価な動作を成し、その等価抵抗
値Ｒは近似的にＲ＝１／sC3で与えられる。この等 価抵抗の働きにより、節点１０７に蓄積されてい
た固定電荷は接地端子に放電され、MOSオペア
ンプ１０１の逆相入力端子及び正相入力端子は仮
想短絡となる。次に、前記スイツチトキヤパシタ
が伝送特性に与える影響を調べてみよう。第２図
において、入出力信号の間には次の関係式が成り
たつ。
VO／V1＝−j2πC1／j2πC2＋sC3……(2)
第２図は第１図と同じ逆相増幅回路である。第
１図の逆相増幅回路の伝送特性は、C1とC2の比
によつて決定された。２つのキヤパシタの比によ
つて演算の係数が決定されるため、演算回路の設
計が非常に簡単となり、任意の係数が設定でき演
算の精度が高くなるのである。従つて、第２図の
逆相増幅回路の伝送特性が限りなく第１図の逆相
増幅回路の特性に近づくことが望まれる。つま
り、式(2)が式(1)とほぼ等しくなればよく、そのた
めには式(2)のC3に関する項を小さくする必要が
ある。式(2)より2πC2≫sC3であり、これを変換
して2π／s≫C3／C2となる。この式を満たすように
キ ヤパシタ２０１の容量値C3を十分小さく設定す
ることにより、ほぼ第１図の逆相増幅回路に等し
い特性を実現できる。１０７に蓄積される固定電
荷とは、オペアンプ１０１の正逆双方の入力端子
を形成している一対のMOSトランジスタのゲー
トに、電源投入時に蓄えられていた電荷の微少な
アンバランスに相当するものであり、極めて小量
の電荷である。従つて、C3はC1，C2に比較して
極めて小さい値であつても構わない。よつてC3
を十分小さく設定することにより、第２図の逆相
増幅回路の特性は、VO／VI≒−C1／C2で表わされる。
１図の逆相増幅回路の伝送特性は、C1とC2の比
によつて決定された。２つのキヤパシタの比によ
つて演算の係数が決定されるため、演算回路の設
計が非常に簡単となり、任意の係数が設定でき演
算の精度が高くなるのである。従つて、第２図の
逆相増幅回路の伝送特性が限りなく第１図の逆相
増幅回路の特性に近づくことが望まれる。つま
り、式(2)が式(1)とほぼ等しくなればよく、そのた
めには式(2)のC3に関する項を小さくする必要が
ある。式(2)より2πC2≫sC3であり、これを変換
して2π／s≫C3／C2となる。この式を満たすように
キ ヤパシタ２０１の容量値C3を十分小さく設定す
ることにより、ほぼ第１図の逆相増幅回路に等し
い特性を実現できる。１０７に蓄積される固定電
荷とは、オペアンプ１０１の正逆双方の入力端子
を形成している一対のMOSトランジスタのゲー
トに、電源投入時に蓄えられていた電荷の微少な
アンバランスに相当するものであり、極めて小量
の電荷である。従つて、C3はC1，C2に比較して
極めて小さい値であつても構わない。よつてC3
を十分小さく設定することにより、第２図の逆相
増幅回路の特性は、VO／VI≒−C1／C2で表わされる。
即ち、第２図においてC3をC1，C2に比較して十
分に小さく設定すれば、sC3が大きくなつてスイ
ツチトキヤパシタの等価抵抗値Ｒ＝１／sC3が大き くなる。またスイツチキヤパシタによつて得られ
る等価抵抗値は通常の抵抗素子により大きな抵抗
値である。従つて、等価抵抗を介してオペアンプ
１０１の入出力間に流れる電流がわずかとなり、
新たに付加したスイツチトキヤパシタが与える影
響を小さくできるのである。
分に小さく設定すれば、sC3が大きくなつてスイ
ツチトキヤパシタの等価抵抗値Ｒ＝１／sC3が大き くなる。またスイツチキヤパシタによつて得られ
る等価抵抗値は通常の抵抗素子により大きな抵抗
値である。従つて、等価抵抗を介してオペアンプ
１０１の入出力間に流れる電流がわずかとなり、
新たに付加したスイツチトキヤパシタが与える影
響を小さくできるのである。
同様に、他の演算回路においても、MOSオペ
アンプの二つの入力端子の少なくとも一方と出力
端子との間に、集積化されたキヤパシタ及びスイ
ツチを成すMOSトランジスタより成るスイツチ
トキヤパシタを接続することにより、初期段階に
おいて二つの入力MOSトランジスタに蓄えられ
ていた電荷のアンバランスを除去することが可能
となる。
アンプの二つの入力端子の少なくとも一方と出力
端子との間に、集積化されたキヤパシタ及びスイ
ツチを成すMOSトランジスタより成るスイツチ
トキヤパシタを接続することにより、初期段階に
おいて二つの入力MOSトランジスタに蓄えられ
ていた電荷のアンバランスを除去することが可能
となる。
第３図に本発明を用いた正相増幅回路の構成例
を、第４図に本発明を用いた６入力加減算回路の
構成例を示す。第３図において、各記号の意味は
次のとうりである。
を、第４図に本発明を用いた６入力加減算回路の
構成例を示す。第３図において、各記号の意味は
次のとうりである。
３０１はMOSオペアンプ、３０２〜３０４は
集積化されたキヤパシタ、３０５〜３０６はスイ
ツチを成すMOSトランジスタ、３０７は接地端
子、３０８，３０９は正相増幅回路の入力端子、
出力端子を各々示している。
集積化されたキヤパシタ、３０５〜３０６はスイ
ツチを成すMOSトランジスタ、３０７は接地端
子、３０８，３０９は正相増幅回路の入力端子、
出力端子を各々示している。
キヤパシタ３０２，３０３，３０４の容量値
を、それぞれ、C1，C2，C3とし、C3をC1，C2に
比べて十分に小さいものとすると、第３図の正相
増幅回路の伝送特性は、VO／VI≒C1／C2となる。
を、それぞれ、C1，C2，C3とし、C3をC1，C2に
比べて十分に小さいものとすると、第３図の正相
増幅回路の伝送特性は、VO／VI≒C1／C2となる。
第４図において、各記号は次のものを意味す
る。４０１はMOSオペアンプ、４０２〜４１０，
４１３は集積化されたキヤパシタ、４１１，４１
２，４１４，４１５はスイツチを成すMOSトラ
ンジスタ、４１６は接地端子、４１７〜４１９は
減算信号入力端子、４２０〜４２２は加算信号入
力端子、４２３は出力端子を各々示している。
る。４０１はMOSオペアンプ、４０２〜４１０，
４１３は集積化されたキヤパシタ、４１１，４１
２，４１４，４１５はスイツチを成すMOSトラ
ンジスタ、４１６は接地端子、４１７〜４１９は
減算信号入力端子、４２０〜４２２は加算信号入
力端子、４２３は出力端子を各々示している。
キヤパシタ４０２及び４０３の容量値をいずれ
もＣ、キヤパシタ４０４，４０５，４０６，４０
７，４０８，４０９の容量値を、それぞれ、
K1C，K2C，K4C，K5C，K6Cとし、キヤパシタ
４１０及び４１３の容量値はＣに比べて十分に小
さいものとする。このとき、入力端子４１７，４
１８，４１９，４２０，４２１，４２２に入力さ
れる信号を、それぞれ、V1，V2，V3，V4，V5，
V6とすると、端子４２３に出力される信号VOは、
VO≒K4V4＋K5V5＋K6V6−K1V1−K2V2−K3V3
となる。
もＣ、キヤパシタ４０４，４０５，４０６，４０
７，４０８，４０９の容量値を、それぞれ、
K1C，K2C，K4C，K5C，K6Cとし、キヤパシタ
４１０及び４１３の容量値はＣに比べて十分に小
さいものとする。このとき、入力端子４１７，４
１８，４１９，４２０，４２１，４２２に入力さ
れる信号を、それぞれ、V1，V2，V3，V4，V5，
V6とすると、端子４２３に出力される信号VOは、
VO≒K4V4＋K5V5＋K6V6−K1V1−K2V2−K3V3
となる。
以上述べたごとく、本発明による演算回路は、
演算精度が高く、集積化する際の工程が簡単であ
るという長所を有するばかりでなく、スイツチト
キヤパシタ技術を併用することにより、MOSオ
ペアンプの入力端子にキヤパシタのみが接続され
た場合に生ずる、固定電荷の蓄積という問題をも
解決するものである。本発明の演算回路は、例え
ばスイツチト・キヤパシタ・フイルタからの出力
信号に対する利得の調整等、アナログ・デイジタ
ル混載集積回路内において広い応用が考えられ
る。
演算精度が高く、集積化する際の工程が簡単であ
るという長所を有するばかりでなく、スイツチト
キヤパシタ技術を併用することにより、MOSオ
ペアンプの入力端子にキヤパシタのみが接続され
た場合に生ずる、固定電荷の蓄積という問題をも
解決するものである。本発明の演算回路は、例え
ばスイツチト・キヤパシタ・フイルタからの出力
信号に対する利得の調整等、アナログ・デイジタ
ル混載集積回路内において広い応用が考えられ
る。
第１図は、従来の逆相増幅回路において抵抗を
キヤパシタで置きかえたもの。第２図は、本発明
による逆相増幅回路。第３図は、本発明による正
相増幅回路。第４図は、本発明による６入力加減
算回路。
キヤパシタで置きかえたもの。第２図は、本発明
による逆相増幅回路。第３図は、本発明による正
相増幅回路。第４図は、本発明による６入力加減
算回路。
Claims (1)
- １ 複数のキヤパシタが入力端子に接続され、該
複数のキヤパシタの容量比により演算の係数が略
決定されてなる演算増幅器を有した演算回路にお
いて、前記演算増幅器の出力端子と前記キヤパシ
タが接続される前記演算増幅器の入力端子との間
に直列接続された２つのスイツチ手段と、該２つ
のスイツチ手段の直列接続点と接地端子の間に設
けられ前記キヤパシタより小さい容量値を有する
スイツチトキヤパシタとを備え、前記２つのスイ
ツチ手段は互いに逆相のクロツク信号により制御
されてなることを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18812080A JPS57113178A (en) | 1980-12-29 | 1980-12-29 | Arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18812080A JPS57113178A (en) | 1980-12-29 | 1980-12-29 | Arithmetic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113178A JPS57113178A (en) | 1982-07-14 |
| JPH0157833B2 true JPH0157833B2 (ja) | 1989-12-07 |
Family
ID=16218053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18812080A Granted JPS57113178A (en) | 1980-12-29 | 1980-12-29 | Arithmetic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57113178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132134U (ja) * | 1988-03-01 | 1989-09-07 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5659368A (en) * | 1979-10-17 | 1981-05-22 | Fujitsu Ltd | Switched capacitor integrator |
-
1980
- 1980-12-29 JP JP18812080A patent/JPS57113178A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5659368A (en) * | 1979-10-17 | 1981-05-22 | Fujitsu Ltd | Switched capacitor integrator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132134U (ja) * | 1988-03-01 | 1989-09-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57113178A (en) | 1982-07-14 |
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