JPH0154800B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は半導体集積回路に関し、特に読出し専
用メモリに関する。 読出し専用メモリ（ROM）は、計算機、電卓
あるいはほとんどすべてのデジタルシステムで多
く用いられる公知の回路である。通常の集積回路
ROMは、単一チツプ上に、ROMすなわちメモ
リセルを構成するROM配列の他に、入出力ポー
ト、アドレスレジスタ及びデコーダ、制御器、マ
ルチプレクサ、バツフア、タイミング回路、及び
内部接続のような付属回路を含んでいる。配列内
のセルの数で表現するROMの大きさは、増加し
続けており、現在では32000ビツトROMが市販
されている。現在の動向はより大きな64Kのもの
の設計にむけられており、さらに大きなものを単
一チツプ上に構成することが望ましい。 典型的なROMセルは、単一のFETトランジス
タを含み、そのソース・ドレイン接続は完全なも
のであるか、あるいは切断されていて動作しない
かのいずれかになつている。ROMセルが読み出
された時、それが切断されていると、１つの論理
レベルの出力、例えば“１”を表わす信号が出力
される。またセルが完全な回路であれば、他の論
理レベルの出力、例えば“０”を表わす信号が出
力される。 ある形式のROM回路では、ROM配列を構成
するFETは製造中は固定される。マスク過程の
１つにおいて、論理“１”を与えるよう選択され
たROMのソース・ドレイン回路は動作不可能に
される。このようにして、ROMセルの各々は、
永久に論理１又は０を蓄えることになり、入力信
号に応動して論理１又は０を出力する。 ROM、マスクプログラムROM，ROM配列、
及びROMチツプの基礎的説明は、ペンシルベニ
ア州のBlue Ridge Summit社から1975年に出版
されたBrice Ward著のMicro Rrocessor／
Micro Programmingに書かれている。 ROMの設計及び製作の古典的乃至歴史的目標
は、単一チツプ上に大量のデータを記録すること
であつた。過去10年ごとの単一チツプROMは、
256ビツトから、ほぼ1000乃至2000，4000，8000，
16K，32Kと増加し、現在では64K又はそれ以上
のものが検討されている。本発明は、ROMの物
理的大きさを増加させることなく、ROMチツプ
の容量を大幅に増加させる、すなわち２倍にする
ものであり、既開発の金属ゲート処理を用いた現
在の製造能力によつて128KROMを可能とするも
のである。いいかえれば、本発明によるROM配
列は従来の半分の面積を用いて実現することがで
きる。 その原理は極めて簡単に述べることができる。
各セルに動作可能なFETが存在するか否かとい
う従来技術による方法によつてROMを構成する
代りに、本発明のROM配列では、各セルにおい
て、異なつたいくつかのしきい値の中の１つを持
つFETを使用する。たとえば、３つのしきい値
（―2.0ボルト、＋0.1ボルト、及び＋0.7ボルト）が
使用できれば、配列内の各セルに４状態を割当て
ることができる（第４の状態はいうまでもなく動
作不可能なFET又はFETが存在しないことによ
る）。これを従来技術のセルと比較すると、従来
技術では２状態しか持たず、４状態のためには２
つのセルを必要とした。本発明では各セルの表面
面積はセル相互に同じであり、各FETのしきい
値レベルはこの共通の大きさの影響は受けない。
このように本発明では、ROM配列の物理的大き
さを増すことなく、ROMのメモリ容量を２倍に
している。別のいい方をすれば、シリコン面積を
半分にできることになる。 さらに、本発明は、現存する金属ゲート処理技
術を用いて128KビツトのROMを製造することを
可能にしている。一般に、128KビツトのROMを
製造するには、新しい処理技術が必要であると信
じられて来た。 本発明においては、新しい回路技術により、面
積の減少が達成された。配置の規則には特に制約
は付加されていない。よつて新しい高密度化手法
が開発されれば、本発明を用いたROMはさらに
その技術を利用することが可能となる。 本発明の配列では、配列内の静電容量が減少さ
れており、ほぼ半分になつている。これは高速化
に効果がある。 本発明では必要な電力が減少しており、熱の問
題、特に熱消費の問題が軽減される。これはすべ
てのメモリにおける古典的な問題である。 本発明の製造は直接的なものである。現在用い
られ、あるいはテストされ試みられている製造技
術とは異なる、新しい技術を用いる必要はない。
さらに、すべてのセルは同じ大きさであるため、
マスクも容易であり製造も簡単である。 本発明の１つの特徴に従えば、ROMマトリク
ス上に相互接続された複数個の多状態セルをもつ
読出し専用メモリが提供されている。セルの各々
は実質的に同じ表面寸法と、少なくとも３つの異
なつた状態の中の１つを持つている。特定の１つ
のセルが読み出される時には、時間とともに振幅
の変化する入力信号がセルに印加され、該セルの
状態によつて決まる出力がセルから取り出され
る。出力信号は、２つの振幅レベルの中の一方を
とり、またセルの状態に応じて時間的な位置が定
まる。回路がこの出力を受信して、セルがどの状
態にあるかを復号する。 本発明の他の特徴に従えば、その各々が実質的
に同じ面積と形状とを持つゲート領域を持つた電
界効果トランジスタから成る複数個のセルを含む
読出し専用メモリが提供されている。FETの第
１の部分は、エンハンスメントモード素子であ
る。第２の異なつた部分は、デプレシヨンモード
素子である。第３の異なつた部分は、エンハンス
メントモード素子とデプレシヨンモード素子との
中間のゲート領域ドーピングを持つている。また
素子の一部はFETとして動作しないものである。 第１図は、行選択導体１２とビツト線１４とを
持つROMセル１０を示している。第１図には示
してないが、通常、配列の行と列に配置される行
選択導体及びビツト線導体の配列として構成され
た隣接する多数のセルが存在する。各ビツト線に
は、列選択ゲート１６があり、これは端子１８の
電圧Ｖに接続されている。ゲート１６のソースは
出力リード２０に接続され、この列内の各セルか
らの出力はこのリードに取り出される。 ROMセル１０において、金属ゲートFET２２
のソースはビツト線１４に接続され、ドレインは
アースに接続され、ゲートは行選択線１２に接続
されている。トランジスタ２２は、動作可能か、
あるいは動作不可能かの、いずれかとして製造さ
れる。すなわち、後者の場合には、たとえばその
ソースドレイン接続は、ビツト線１４に対して接
続されない。列選択ゲート１６がオンになり、ま
た行選択線がオンであると、FET２２が動作可
能なものであるかあるいは動作不可能なものであ
るかのいずれかに従つて、２つの電圧の中の一方
が出力２０に現れる。もし、動作不可能なもので
あれば、例えば、正論理を用いている場合には、
２０における出力電圧は論理１となり、電圧Ｖに
近づく。もし、トランジスタ２２が動作可能なも
のであれば、これは導通し、そのソースとドレイ
ンとの間に導通路ができて出力２０の電位はアー
スに近づき、論理０となる。 上記のように、ROM配列上には多数のROM
セルがあり、これらはマトリクス状に行選択導体
及びビツト線導体に接続されている。また、
ROMチツプ上には、ビツトをその正しい位置に
導く回路が存在する。 第２図は本発明のROMの一実施例の一部の回
路を示している。これは複数のROMセルを含ん
でおり、その１つ２４が示されている。このセル
内にはFET２６があり、このFETはこれがオン
となる３つの異なつたしきい値（例えば、−2.0ボ
ルト、＋0.1ボルト、又は＋0.7ボルト）の中の１
つを持つか、あるいは常に動作しない（例えば、
ソースドレイン回路が接断されている）。 傾斜信号発生器２８は、行選択線３０からセル
２４に傾斜信号を印加する。この傾斜電圧は、例
えば１マイクロ秒の間に−2.5ボルトから＋2.5ボ
ルトまで５ボルト上昇するものである。当業者に
は公知のように、上記の電圧値は一例にすぎず、
また典型的なＮチヤネルMOS配列では、すべて
の配列素子がカツトオフと成れるよう配列のアー
ス基板は正電位でなければならない。 セル２４が列選択ゲート３１上の１つのパルス
によつてセンスされるものと仮定すると、行選択
線３０上の上昇傾斜電圧により、トランジスタ２
６は、100ナノ秒（ns）後の−2.0ボルトにおいて
オンになるか、520ns後の＋0.1ボルトでオンにな
るか、あるいは640ns後の＋0.7ボルトでオンにな
るかのいずれかであるか、あるいはトランジスタ
２６が切断されている時には全く動作しない。セ
ル２４からの出力信号は出力３２に現れ、センス
アンプ３４に印加されて整形及び増幅される。 傾斜信号は行選択線から３つのトランジスタ３
６，３８及び４０にも同時に印加される。これら
のトランジスタは、セル内のトランジスタが持ち
うる３つの異なつたしきい値レベルのいずれかを
それぞれ持つている。一例として、トランジスタ
３６は−2.0ボルトで導通し、トランジスタ３８
は0.1ボルトで導通し、トランジスタ４０は0.7ボ
ルトで導通する。すなわちこれらは傾斜信号が開
始した後、それぞれほぼ100ns，520ns、及び
640nsで導通する。これら３つのトランジスタの
出力は３つのセンスアンプに印加された後、それ
ぞれ３つのフリツプフロツプ４２，４４及び４６
の１つの入力に印加される。 これらのフリツプフロツプの各々は第２の入力
を持ち、セルから３２及びアンプ３４を介して送
られる出力を受信するよう接続されている。各フ
リツプフロツプの両方の入力上の信号が一致する
と、このフリツプフロツプの状態が変化し、その
出力に信号が発生する。 このように、３つのフリツプフロツプの状態は
セル２４内のトランジスタ２６の状態すなわちし
きい値に応じて決まり、次の表のように要約でき
る。

【表】 動作不可能 ０ ０ ０
フリツプフロツプ４２，４４、及び４６の出力
はエンコーダ４８に接続されており、このエンコ
ーダはこれらの２進コード信号に変換して一対の
線５０に出力する。典型的なエンコーダは次のよ
うな符号化を行なう。エンコーダ48 入力 出力 111 11 011 10 001 01 000 00 このようにして、１つのセル２４から４状態の
情報が線５０に得られる。 第２図のROMチツプは、他のセルの他に、波
形整形アンプ、バツフア、入力及び出力ポート、
マルチプレクサ、センサ回路等を含んでいること
はいうまでもない。 遅延回路５２をトランジスタ４０とフリツプフ
ロツプ４６との間に入れることができる。これ
は、トランジスタ４６がオンとなるのが、トラン
ジスタ３８がオンとなる時刻に近いため、実用的
な回路を構成するのには、少し遅延を入れた方が
良いためである。上の例では素子５２の遅延にほ
ぼ120nsが望ましく、これによつて３つのトラン
ジスタ３６，３８及び４０から出力が出る時刻
が、各セルの読み出し時間の全体についてほぼ等
しく間隔があけられることになる。同様の遅延を
トランジスタ３６及び３８について設けることも
できる。 第３図Ａは２つの隣接したセルの一部を示す集
積回路チツプの平面図である。各セルはソース及
びドレイン拡散領域６０及び６２と、その中間の
ゲート領域６４とを持つFETを含んでいる。第
３図Ｂは第３図Ａの線―Ｂに沿つた断面図であ
る。厚い酸化膜６８がシリコン表面の上部に形成
されている。ゲート金属６６は第２図の行選択線
に対応している。これはほぼ14ミクロン（10^-6メ
ートル）の幅を持つ。厚いシリコン酸化膜６８の
開口部によつてゲートが定められており、その幅
はほぼ６ミクロンであり、またドレイン及びソー
ス領域間の距離は可能な限り小さい方が良く、た
とえば5.5ミクロンである。 各セル内の各トランジスタのゲート表面面積
（5.5×６ミクロン）は同じ大きさである。中間の
しきい値、すなわち前記の例で0.1ボルトのしき
い値を持つトランジスタに対しては、ゲート領域
に対する不純物の追加は行なわれない。−2.0ボル
ト及び＋0.7ボルトのしきい値を持つトランジス
タは、エンハンスメント及びデプレシヨン型
FETの各々についてゲートの下部にＮ及びＰの
打込み領域が存在する。いずれにせよ、しきい値
レベルの違いにかかわらず、ゲート表面面積の大
きさは同じであることに注意すべきである。 第４図はROM配列の別の実施例を示してい
る。これは第２図のものと類似しており、同様の
素子には同じ番号が付されている。ステツプ発生
器７８は、例えば−2.5から＋2.5の急峻な立上り
時間を持つたステツプ電圧を１つの行選択線３０
に印加する。この電圧により、この行選択線上の
セル２４内の動作可能なFETはすべてオンとな
る。セル２４内のFET２６のしきい値により、
またFETが接断されているか否か、すなわち動
作不可能か否かによつて、列選択線には異なつた
電流が流れる。たとえば、デプレシヨンFETは
300マイクロアンペアだけ流し、ドープされてな
い、すなわちＥゼロFETは120マイクロアンペア
だけ流し、エンハンスメントモードFETは50マ
イクロアンペアだけ流す。 バツフアすなわち電流センスアンプ８０が列選
択線に接続されており、後述するようにこの列か
らの出力を比較回路８２，８４及び８６に印加す
る。 行選択線３０にはFFT３６，３８及び４０を
持つた３つの基準セルが含まれている。これらの
FET３６，３８及び４０からの出力はそれぞれ
３つのバツフアすなわち電流アンプに印加され、
続いてそれぞれ比較回路８２，８４，８６の１つ
の入力に印加される。これらの比較回路の第２の
入力はバツフア８０に接続されている。この比較
回路入力の信号が一致すると該回路が付勢され、
エンコーダ４８に出力信号が印加される。この動
作表は第２図に関連して述べた前記のものと同じ
であり、フリツプフロツプ出力ではなく比較器出
力である点だけが異なる。 第２図の場合と同様に、当業者には公知の
ROM配列補助回路については示していない。あ
る行のセルを読み出すのに、例えば木構造構成
や、ビツト線及び列選択の他の制御方式のよう
な、種々の方法を用いることができる。ROMか
らデータを読み出す方式に応じて他の技術を用い
ることもできる。 第２図及び第４図の両方における基準FET３
６，３８及び４０については、ある実施例におい
ては、配列内のFETとは異なつたゲート・サイ
ズを持つ方が望ましいことが判つている。 第２図の実施例では、ゲート・サイズを変える
ことにより、基準FETがスイツチングする時刻、
すなわちオンとなる時刻を調整することができ、
FETのスイツチング時刻をより等間隔にするこ
とができる。これにより、遅延回路５２を除去す
ることができる。例えば、0.7ボルトでオンとな
るエンハンスメントFETのゲートサイズはその
ままとする。このFETは基準FETの中で最後に
オンとなるものである。ドープされてないゲート
を持つ基準FETは比較的大きな、例えば12×６
ミクロン（ソース・ドレイン）のゲートを持つ。
これによりこのFETは最初にオンになる。デプ
レシヨンモードFETは基準としては使用されず、
10×６ミクロン（ソース・ドレイン）の大きさの
エンハンスメントモードFETが用いられる。こ
のFETは中間でオンとなる。このような、基準
FETのスイツチング時刻を調整することにより、
回路内の他と遅延と整合させることもできる（例
えば、配列FETの出力のフリツプフロツプに到
着する遅延の整合）。 以上に述べた大きさは、例を示したものにすぎ
ず、３つの基準トランジスタのゼロドープ、エン
ハンスメント又はデプレシヨンの他の組合せに応
じて基準FETゲートの大きさを変えることが可
能であり、その場合の変数は、ドーピング、エン
ハンスメント、デプレシヨン又はゼロの程度と、
ゲートの大きさとによつて決定される。一般に製
造時に用いられるのは標準的なものであり、基準
FETの拡散時にこれらの１つを採用することが
望ましい。 第２図の実施例で、フリツプフロツプに到着す
る信号列は、実質的に等時間間隔であり、次のよ
うな順序となる。すなわち、第１の基準FETの
スイツチング、配列内のゼロドープFETのスイ
ツチング、第２の基準FFTのスイツチング、エ
ンハンスメントモードFETのスイツチング、第
３の基準FETのスイツチング、となる。 第４図の実施例においても、基準FET３６，
３８及び４０のゲートを大きさを等しくする必要
はない。まだ、ドーピングを変えることもでき
る。上の例では、基準FETは異なつたゲートサ
イズを持つ２つのエンハンスメントモードFET
と、配列内のFETとは異なつたゲートサイズを
持つ１つの非ドープFETとにより構成できる。
比較回路に印加される電流の振幅と電流のタイミ
ングとに応じて他の組合せを取ることも可能であ
る。すべてのFETについて、オンとなるのに要
する時間は比較的短く、現在のところサイクル時
間は300ナノ秒である。より早い速度も得ること
ができる。 本発明について、３レベルで動作するFETを
用いて説明した。打ち込み法を選択することによ
り、３レベル以上のしきい値を導入することも可
能である。あるいはゲート酸化物の厚さを変える
ことにより、異なつたしきい値を得ることもで
き、さらに別の技術を用いてしきい値を変えるこ
ともできる。本発明は多数のしきい値レベルを持
つものを含んでいる。また、より正確な制御を行
なうために、傾斜入力の代りに離散的階段関数を
ゲートに印加することもできる。さらに、時間に
関してゆつくり変化する入力信号を第２図の実施
例で用いることもできる。ここで、「時間に関し
てゆつくり変化する」とは、ROMセルからの出
力が時間の関数として測定される、すなわちセン
スされることを意味する。この方法は、ROM出
力がセルからの電流振幅の大きさの関数として測
定すなわちセンスされる第４図の実施例とは対照
的である。 より小さなFETとその相互接続のための技術
が開発され、例えばソース及びドレイン線がより
近づき、金属及びゲート領域がより小さくなつた
が、これによつて、動作速度が高速となり、単位
面積当りのセル数が増加し、またより大きな配列
が可能となつたことに注意すべきである。本発明
では、各セルからの出力を２倍にしているが、さ
らに開発技術を用いることによりその大きさを減
少させることも可能である。

【図面の簡単な説明】

第１図は従来技術のROMセルの回路図であ
り、第２図は本発明に従つたROMの一部の回路
図であり、第３図Ａ及びＢは本発明に従つたセル
の金属ゲートFETのそれぞれ尺度は明確にしな
い平面図及び断面図であり、第４図は本発明の他
の実施例に従つたROMの一部の回路図である。 セル……第２図のセル２４、選択するための手
段……第２図の列選択ゲート３１、入力信号を印
加する手段……第２図の傾斜信号発生器２８及び
行選択線３０、出力信号を受信する手段……第２
図のセンサ３４、基準回路……第２図のFET３
６，３８及び４０、フリツプフロツプ……第２図
のフリツプフロツプ４２，４４、及び４６、エン
コーダ……第２図のエンコーダ４８、遅延回路…
…第２図の遅延５２、比較回路……第４図の比較
器８２，８４、及び８６。

Claims (1)

1. 【特許請求の範囲】 １ ROMマトリツクス内に相互接続された複数
   個の多状態セルを含み、該セルの各々が多状態の
   それぞれに対応する多値レベルの１つをもつ読出
   し専用メモリにおいて、 読み出すべき該セルの特定の１つを選択するた
   めの手段、 該選択されたセルに時間とともに振幅の変化す
   る入力信号を印加する手段、 該入力信号の振幅が該多値レベルの１つのもの
   に達したとき該選択されたセルから出力される信
   号を受信する手段、および該セルの多状態の１つ
   を決定するため、該受信信号のタイミングを検出
   するための手段を含むことを特徴とする読出し専
   用メモリ。 ２ 特許請求の範囲第１項に記載の読出し専用メ
   モリにおいて、 該セルの各々はFETを含み、各ROMセルの
   FETは実質的に同じ表面積と形状を有している
   ことを特徴とする読出し専用メモリ。 ３ 特許請求の範囲第１項に記載の読出し専用メ
   モリにおいて、 該セルの各々が少なくとも４つの状態を持つこ
   とと、該状態の中の３つが該入力信号の異なつた
   振幅に応動するゲートしきい値レベルに対応し、
   第４の状態が該入力信号に対する非動作性に対応
   することと、該セルが最初の該３状態の１つであ
   れば該入力信号の印加中に異なつた時刻におい
   て、該セルがスイツチングされ、また該セルが該
   第４の状態であれば該入力信号の印加によつては
   スイツチングされないことを特徴とする読出し専
   用メモリ。 ４ 特許請求の範囲第３項に記載の読出し専用メ
   モリにおいて、 さらに、各々が２つの入力と１つの出力とを持
   つ少なくとも３つのフリツプフロツプが含まれ、
   その第１の該入力は該少なくとも３つの基準回路
   の出力にそれぞれ接続され、またその第２の該入
   力は読み出される該セルの出力を受信するように
   接続されていることと、該フリツプフロツプの
   各々がその２つの該入力における信号の一致に応
   動して出力信号を発生することとを特徴とする読
   出し専用メモリ。 ５ 特許請求の範囲第４項に記載の読出し専用メ
   モリにおいて、 さらに、該３つのフリツプフロツプの出力を受
   信し、該フリツプフロツプからの出力に応じて２
   ビツトの２進信号を発生するためのエンコーダが
   含まれることを特徴とする読出し専用メモリ。 ６ 特許特許請求の範囲第４項に記載の読出し専
   用メモリにおいて、 さらに、該基準回路の少なくとも１つとこれに
   対応する該フリツプフロツプの入力との間に遅延
   回路が含まれることを特徴とする読出し専用メモ
   リ。 ７ 複数のセルを含む読出し専用メモリにおい
   て、該セルの各々が電界効果トランジスタであ
   り、この各々が実質的に同じ表面面積と形状とを
   もつゲート領域を持つことと、該FETの第１の
   部分がエンハンスメントモード素子であること
   と、該FETの第２の異なつた部がデプレシヨン
   モード素子であることと、該FETの第３の異な
   つた部分のゲート領域が該エンハンスメントモー
   ド素子と該デプレシヨンモード素子との中間のド
   ーピングを持つことと、該FET素子の一部が
   FETとして動作しないこととを特徴とする読出
   し専用メモリ。