JPH0153804B2 - - Google Patents
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- JPH0153804B2 JPH0153804B2 JP58081923A JP8192383A JPH0153804B2 JP H0153804 B2 JPH0153804 B2 JP H0153804B2 JP 58081923 A JP58081923 A JP 58081923A JP 8192383 A JP8192383 A JP 8192383A JP H0153804 B2 JPH0153804 B2 JP H0153804B2
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- effect transistor
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- 230000005669 field effect Effects 0.000 claims description 27
- 230000010355 oscillation Effects 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims 1
- 239000000284 extract Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 18
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 230000005855 radiation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
- H03D7/125—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes with field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
この発明は主として、スーパーヘテロダイン型
受信機のミキサ回路に関するものである。
受信機のミキサ回路に関するものである。
従来例の構成とその問題点
電界効果トランジスタ（以下、FETと称す）
のドレイン電流が、ピンチオフ領域においては、
そのゲート・ソース間電圧の二乗に比例すること
はよく知られている。
のドレイン電流が、ピンチオフ領域においては、
そのゲート・ソース間電圧の二乗に比例すること
はよく知られている。
この二乗特性を利用したFETミキサ回路の従
来例について第１図を用いて説明する。
来例について第１図を用いて説明する。
第１図は主として接合型FET（以下、Ｊ−FET
と称す）の上記二乗特性を利用して受信機用のミ
キサ回路を構成する場合の一従来回路例であり、
その動作はつぎの通りである。
と称す）の上記二乗特性を利用して受信機用のミ
キサ回路を構成する場合の一従来回路例であり、
その動作はつぎの通りである。
第１図において、１，１′は放送波などの受信
により生ずる高周波信号（以下、RF信号と称す）
の入力端子であり、５は上記RF信号用の結合コ
イルを含む受信周波数選択用同調コイル、６は上
記同調コイル５とともに動作する受信周波数選択
用可変キヤパシタ、２は局部発振信号（以下、
LO信号と称す）入力端子、９は上記LO信号用結
合キヤパシタ、３はＪ−FET１０のゲートバイ
アス電圧VGの印加端子である。７，８は、それ
ぞれ上記同調コイル５と可変キヤパシタ６とで形
成される同調回路と、上記ゲートバイアス電圧
VGを供給する電源とのデカツプル回路を形成す
るためのデカツプル用抵抗およびキヤパシタであ
る。１０はソース接地型で使用されるＪ−FET、
１１はコイルおよびキヤパシタで構成される中間
周波トランス（以下、IFTと称す）、４はＪ−
FET１０のドレイン電圧Vccの印加端子、１２は
一般に電源回路に使用されているデカツプル用キ
ヤパシタ、そして、１３，１３′は上記IFT１１
の中間周波信号（以下、IFT信号と称す）の出力
端子である。
により生ずる高周波信号（以下、RF信号と称す）
の入力端子であり、５は上記RF信号用の結合コ
イルを含む受信周波数選択用同調コイル、６は上
記同調コイル５とともに動作する受信周波数選択
用可変キヤパシタ、２は局部発振信号（以下、
LO信号と称す）入力端子、９は上記LO信号用結
合キヤパシタ、３はＪ−FET１０のゲートバイ
アス電圧VGの印加端子である。７，８は、それ
ぞれ上記同調コイル５と可変キヤパシタ６とで形
成される同調回路と、上記ゲートバイアス電圧
VGを供給する電源とのデカツプル回路を形成す
るためのデカツプル用抵抗およびキヤパシタであ
る。１０はソース接地型で使用されるＪ−FET、
１１はコイルおよびキヤパシタで構成される中間
周波トランス（以下、IFTと称す）、４はＪ−
FET１０のドレイン電圧Vccの印加端子、１２は
一般に電源回路に使用されているデカツプル用キ
ヤパシタ、そして、１３，１３′は上記IFT１１
の中間周波信号（以下、IFT信号と称す）の出力
端子である。
第１図のミキサ回路の動作については、良く知
られているため、多くの説明を要しないと考える
が、簡単に説明する。
られているため、多くの説明を要しないと考える
が、簡単に説明する。
入力端子１，１′に加えられたRF信号は、同調
コイル５と可変キヤパシタ６で形成される同調回
路にて周波数選択され、Ｊ−FET１０のゲート
に加えられる。一方、入力端子２に加えられた
LO信号は、結合キヤパシタ９を介して、やはり
Ｊ−FET１０のゲートに加えられる。
コイル５と可変キヤパシタ６で形成される同調回
路にて周波数選択され、Ｊ−FET１０のゲート
に加えられる。一方、入力端子２に加えられた
LO信号は、結合キヤパシタ９を介して、やはり
Ｊ−FET１０のゲートに加えられる。
したがつて、Ｊ−FET１０のゲートでは、RF
信号とLO信号が加算される状態で存在するが、
Ｊ−FET１０のドレイン電流がそのゲート・ソ
ース間電圧の二乗に比例する領域に、上記ゲート
バイアス電圧VGを設定しておけば、ドレイン電
流には、RF信号の周波数とLO信号の周波数の和
および差の周波数を有する、いわゆる中間周波成
分が含まれる。IFT１１は上記の和または差の周
波数を有する中間周波成分を選択的に取り出すた
めのものであり、出力端子１３，１３′には中間
周波信号が得られる。
信号とLO信号が加算される状態で存在するが、
Ｊ−FET１０のドレイン電流がそのゲート・ソ
ース間電圧の二乗に比例する領域に、上記ゲート
バイアス電圧VGを設定しておけば、ドレイン電
流には、RF信号の周波数とLO信号の周波数の和
および差の周波数を有する、いわゆる中間周波成
分が含まれる。IFT１１は上記の和または差の周
波数を有する中間周波成分を選択的に取り出すた
めのものであり、出力端子１３，１３′には中間
周波信号が得られる。
ところで、第１図に示すミキサ回路にて、その
ミキサ利得を大きくするためには、Ｊ−FET１
０のゲート電極部において、Ｊ−FET１０のド
レイン電流がゲート・ソース間電圧の二乗に比例
する範囲内で、LO信号の振幅を極力大きくする
ことが望ましい。
ミキサ利得を大きくするためには、Ｊ−FET１
０のゲート電極部において、Ｊ−FET１０のド
レイン電流がゲート・ソース間電圧の二乗に比例
する範囲内で、LO信号の振幅を極力大きくする
ことが望ましい。
一方、LO信号の結合キヤパシタ９の容量値は、
コイル５、可変キヤパシタ６で形成される同調回
路に悪影響を与えないために、大きくなし得ず、
また上記同調回路のLO信号周波数におけるイン
ピーダンスも大きなものは期待できない。
コイル５、可変キヤパシタ６で形成される同調回
路に悪影響を与えないために、大きくなし得ず、
また上記同調回路のLO信号周波数におけるイン
ピーダンスも大きなものは期待できない。
したがつて、入力端子２に加えられたLO信号
は、その振幅がかなり減衰された状態で、ゲート
電極部に伝達されることになり、Ｊ−FET１０
のゲート電極部においてLO信号の振幅を大きく
するためには、入力端子２に加えるLO信号の振
幅をかなり大きなものにせざるを得ない。たとえ
ば、ゲート電極部にて、300ｍVr.m.s.のLO信号
を得るために、入力端子２には2Vr.m.s.程度の
LO信号が必要となる。
は、その振幅がかなり減衰された状態で、ゲート
電極部に伝達されることになり、Ｊ−FET１０
のゲート電極部においてLO信号の振幅を大きく
するためには、入力端子２に加えるLO信号の振
幅をかなり大きなものにせざるを得ない。たとえ
ば、ゲート電極部にて、300ｍVr.m.s.のLO信号
を得るために、入力端子２には2Vr.m.s.程度の
LO信号が必要となる。
しかし、このような大振幅のLO信号を準備す
るためには、受信機に種々の問題を生じさせる。
その中でも、特に重要な問題は、LO信号に起因
する不要輻射の増加である。受信機の不要輻射量
は一般に法的規則がなされており、大振幅のLO
信号を使用する受信機では、この対策としてミキ
サ回路および局部発振器周辺部に相当の電磁シー
ルドを施さねばならず、受信機のコストアツプの
大きな要因となりうる。
るためには、受信機に種々の問題を生じさせる。
その中でも、特に重要な問題は、LO信号に起因
する不要輻射の増加である。受信機の不要輻射量
は一般に法的規則がなされており、大振幅のLO
信号を使用する受信機では、この対策としてミキ
サ回路および局部発振器周辺部に相当の電磁シー
ルドを施さねばならず、受信機のコストアツプの
大きな要因となりうる。
発明の目的
この発明は上記の大振幅LO信号を使用するた
めに生ずる、主として不要輻射の問題を解決する
ため、LO信号とRF信号の相互間に干渉がなく、
かつ損失のない加算回路を有するミキサ回路を提
供しようとするものである。
めに生ずる、主として不要輻射の問題を解決する
ため、LO信号とRF信号の相互間に干渉がなく、
かつ損失のない加算回路を有するミキサ回路を提
供しようとするものである。
また、この発明では上記の加算を半導体素子で
実現することにより、小型でかつ低価格しかも高
性能を有するミキサ回路を実現せんとするもので
ある。
実現することにより、小型でかつ低価格しかも高
性能を有するミキサ回路を実現せんとするもので
ある。
発明の構成
この発明は、上記の目的を実現するため、同一
の特性を有する２個のFETを用い、一方のFET
のソースを接地するとともに、そのドレインを他
方のFETのソースと接続し、他方のFETのドレ
インを電源部に接続する、いわゆるカスコード接
続方式を採用することにより、２個のFETのド
レイン電流を等しくなし、上記２個のFETのゲ
ートにそれぞれドレイン電流を流すための直流バ
イアス電圧を加えるとともに、一方のゲートには
RF信号を、他方のゲートにはLO信号を加え、２
個のFETのドレイン・ソースの接続点から、そ
の振幅の劣化を伴なわずにRF信号とLO信号が加
算された信号を得、この信号をミキサとして使用
するところのFETのゲート・ソース間に加える
ことにより、そのドレイン側からIF信号を得る
ようにしたものである。また、この発明による
RF信号とLO信号の加算方式の特徴を生かせれ
ば、ダブルバランスド形式のミキサ回路も容易に
構成される。
の特性を有する２個のFETを用い、一方のFET
のソースを接地するとともに、そのドレインを他
方のFETのソースと接続し、他方のFETのドレ
インを電源部に接続する、いわゆるカスコード接
続方式を採用することにより、２個のFETのド
レイン電流を等しくなし、上記２個のFETのゲ
ートにそれぞれドレイン電流を流すための直流バ
イアス電圧を加えるとともに、一方のゲートには
RF信号を、他方のゲートにはLO信号を加え、２
個のFETのドレイン・ソースの接続点から、そ
の振幅の劣化を伴なわずにRF信号とLO信号が加
算された信号を得、この信号をミキサとして使用
するところのFETのゲート・ソース間に加える
ことにより、そのドレイン側からIF信号を得る
ようにしたものである。また、この発明による
RF信号とLO信号の加算方式の特徴を生かせれ
ば、ダブルバランスド形式のミキサ回路も容易に
構成される。
実施例の説明
第２図はこの発明の一実施例を示すものであ
る。第２図において、第１図と同一の符号を付し
ているものは第１図のそれと同一の機能を有する
ものであり、その部分の接続および動作の詳述に
ついては省略する。
る。第２図において、第１図と同一の符号を付し
ているものは第１図のそれと同一の機能を有する
ものであり、その部分の接続および動作の詳述に
ついては省略する。
第２図において、１４，１５はＪ−FET１７
のゲートバイアス電圧を定めるためのバイアス用
抵抗である。１６，１７は、この発明の特徴とな
るところのRF信号およびLO信号を、その電圧振
幅の低下をまねくことなしに、加算するためのＪ
−FETである。１８および１９はミキサ用のＪ
−FET１０の動作電流を定めるためのバイアス
用抵抗およびRF信号、LO信号のバイパス用キヤ
パシタである。
のゲートバイアス電圧を定めるためのバイアス用
抵抗である。１６，１７は、この発明の特徴とな
るところのRF信号およびLO信号を、その電圧振
幅の低下をまねくことなしに、加算するためのＪ
−FETである。１８および１９はミキサ用のＪ
−FET１０の動作電流を定めるためのバイアス
用抵抗およびRF信号、LO信号のバイパス用キヤ
パシタである。
つぎに、Ｊ−FET１６および１７によるRF信
号およびLO信号の加算作用につき、数式を用い
て説明する。
号およびLO信号の加算作用につき、数式を用い
て説明する。
FETのドレイン電流IDとゲート・ソース間電圧
VGSとの間の関係は、Ｊ−FETおよびMOS−
FETのいずれについてもそのピンチオフ領域で
は一般に次式で示される。
VGSとの間の関係は、Ｊ−FETおよびMOS−
FETのいずれについてもそのピンチオフ領域で
は一般に次式で示される。
ID＝Ｋ（VGS−VP）2 ……(1)
ただし、Ｋは比例定数、VPはピンチオフ電圧
とする。
とする。
いま、第２図の回路において、Ｊ−FET１６
のゲートバイアス電圧をVG1、Ｊ−FET１７のゲ
ートバイアス電圧をVG2、Ｊ−FET１６のゲート
に加わるRF信号電圧をvS、Ｊ−FET１７のゲー
トに加わるLO信号電圧をvL、Ｊ−FET１６のド
レインとＪ−FET１７のソース接続点の電圧を
VXとすると、Ｊ−FET１６，１７がともに第(1)
式で表わされる特性を有するようその動作点を設
定しておけば、Ｊ−FET１６，１７のドレイン
電流ID1，ID2はそれぞれ次式で表わされる。
のゲートバイアス電圧をVG1、Ｊ−FET１７のゲ
ートバイアス電圧をVG2、Ｊ−FET１６のゲート
に加わるRF信号電圧をvS、Ｊ−FET１７のゲー
トに加わるLO信号電圧をvL、Ｊ−FET１６のド
レインとＪ−FET１７のソース接続点の電圧を
VXとすると、Ｊ−FET１６，１７がともに第(1)
式で表わされる特性を有するようその動作点を設
定しておけば、Ｊ−FET１６，１７のドレイン
電流ID1，ID2はそれぞれ次式で表わされる。
ID1＝Ｋ（VG1＋vS−VP）2 ……(2)
ID2＝Ｋ（VG2＋vL−VP）2 ……(3)
また、第２図に示す３個のＪ−FET１０，１
６，１７がいずれも能動域にバイアスされ、動作
しているものとすれば、第２図より明らかなよう
に、第(2)式および第(3)式で示すドレイン電流ID1
とID2は等しくなければならない。すなわち、 ID1＝ID2 ……(4) 第(2)式、第(3)式および第(4)式より、VXを求め
ると、次式となる。
６，１７がいずれも能動域にバイアスされ、動作
しているものとすれば、第２図より明らかなよう
に、第(2)式および第(3)式で示すドレイン電流ID1
とID2は等しくなければならない。すなわち、 ID1＝ID2 ……(4) 第(2)式、第(3)式および第(4)式より、VXを求め
ると、次式となる。
VX＝（VG2−VG1）＋（vL−vS） ……(5)
すなわち、第(5)式より、Ｊ−FET１６のドレ
インとＪ−FET１７のソース接続点の電圧VXは、
その直流成分については、（VG1−VG2）で定めら
れ、LO信号とRF信号については、RF信号のみ
が極性反転され、互いに各Ｊ−FET１６，１７
のゲートに加えられた際に有している振幅と同一
振幅で加算されていることがわかる。つぎに、Ｊ
−FET１０によるミキサ作用について、少し数
式を用いて説明する。Ｊ−FET１０のドレイン
電流をID3とし、このＪ−FET１０も、そのピン
チオフ領域にて、第(1)式で示される特性を有して
いるものとすれば、ドレイン電流ID3は次式で表
わされる。
インとＪ−FET１７のソース接続点の電圧VXは、
その直流成分については、（VG1−VG2）で定めら
れ、LO信号とRF信号については、RF信号のみ
が極性反転され、互いに各Ｊ−FET１６，１７
のゲートに加えられた際に有している振幅と同一
振幅で加算されていることがわかる。つぎに、Ｊ
−FET１０によるミキサ作用について、少し数
式を用いて説明する。Ｊ−FET１０のドレイン
電流をID3とし、このＪ−FET１０も、そのピン
チオフ領域にて、第(1)式で示される特性を有して
いるものとすれば、ドレイン電流ID3は次式で表
わされる。
ID3＝Ｋ（VX−VY−VP）2 ……(6)
ただし、VYはバイアス用抵抗１８およびバイ
アス用キヤパシタ１９に上記ドレイン電流ID3が
流れることにより生ずる直流電圧降下を示す。
アス用キヤパシタ１９に上記ドレイン電流ID3が
流れることにより生ずる直流電圧降下を示す。
第(5)式において、LO信号vLおよびRF信号vSを
次式のようにそれぞれ振幅ａ，ｂ、角周波数ωL、
ωSを有する正弦波で表わす。
次式のようにそれぞれ振幅ａ，ｂ、角周波数ωL、
ωSを有する正弦波で表わす。
vL＝asinωLｔ ……(7)
vS＝bsinωSｔ ……(8)
そして、第(5)、(6)、(7)、(8)式を用いて、ドレイ
ン電流ID3の中に含まれるIF信号成分｛（ωL＋ωS）、
（ωL−ωS）なる角周波数を有する信号成分｝の振
幅ID3IFを求めると、 ID3IF＝Kab ……(9) したがつて、このミキサ回路の周波数変換コン
ダクタンスgmMIXはgmMIX＝ID3IF／ｂ＝Ka …(10) で与えられる。このドレイン電流ID3中に含まれ
るIF信号成分は、IFT１１で選択時に取り出され
ることはいうまでもない。
ン電流ID3の中に含まれるIF信号成分｛（ωL＋ωS）、
（ωL−ωS）なる角周波数を有する信号成分｝の振
幅ID3IFを求めると、 ID3IF＝Kab ……(9) したがつて、このミキサ回路の周波数変換コン
ダクタンスgmMIXはgmMIX＝ID3IF／ｂ＝Ka …(10) で与えられる。このドレイン電流ID3中に含まれ
るIF信号成分は、IFT１１で選択時に取り出され
ることはいうまでもない。
なお、第２図においては、Ｊ−FET１６のゲ
ートにRF信号を、Ｊ−FET１７のゲートにLO
信号を加えたが、以上の説明から明らかなよう
に、これら両信号の加え方を全く逆にしても何ら
さしつかえないのは明らかである。
ートにRF信号を、Ｊ−FET１７のゲートにLO
信号を加えたが、以上の説明から明らかなよう
に、これら両信号の加え方を全く逆にしても何ら
さしつかえないのは明らかである。
第３図は、この発明の他の実施例として上述し
た加算回路およびミキサ用FETを２組準備し、
RF信号およびLO信号に対し平衡された出力を呈
するいわゆるダブルバランスドミキサ回路を示す
ものである。
た加算回路およびミキサ用FETを２組準備し、
RF信号およびLO信号に対し平衡された出力を呈
するいわゆるダブルバランスドミキサ回路を示す
ものである。
第３図において、第２図と同一の符号を付して
いるもの、および同一の符号にダツシユを付して
いるものは、それぞれ、第２図のそれと同一の機
能を有するものであり、それらについての詳述は
省略する。
いるもの、および同一の符号にダツシユを付して
いるものは、それぞれ、第２図のそれと同一の機
能を有するものであり、それらについての詳述は
省略する。
第３図において、２１，２２，２１′，２２′は
それぞれＪ−FET１６，１６′のゲートバイアス
電圧を定めるためのバイアス抵抗であり、２０，
２０′はそれぞれRF信号およびLO信号結合用キ
ヤパシタである。ところが、第３図のＪ−FET
１６のドレインとＪ−FET１７のソースとの接
続点の電圧VZおよびＪ−FET１６′のドレインと
Ｊ−FET１７′のソースとの接続点の電圧V′Zは、
前述の第(5)式をもとにしてつぎのように表わされ
る。
それぞれＪ−FET１６，１６′のゲートバイアス
電圧を定めるためのバイアス抵抗であり、２０，
２０′はそれぞれRF信号およびLO信号結合用キ
ヤパシタである。ところが、第３図のＪ−FET
１６のドレインとＪ−FET１７のソースとの接
続点の電圧VZおよびＪ−FET１６′のドレインと
Ｊ−FET１７′のソースとの接続点の電圧V′Zは、
前述の第(5)式をもとにしてつぎのように表わされ
る。
VZ＝（VG2−VG1）＋（vL−vS） ……(11)
V′Z＝（VG2−VG1）＋（vS−vL） ……(12)
ただし、VG1、VG2、vL、vSは、それぞれ第(5)式
に含まれているものと同一のものである。
に含まれているものと同一のものである。
したがつて、Ｊ−FET１０および１０′のドレ
イン電流ID10、ID10′は、前述の第(6)式をもとにし
てそれぞれ次式で表わされる。
イン電流ID10、ID10′は、前述の第(6)式をもとにし
てそれぞれ次式で表わされる。
ID10＝Ｋ（VZ−VY−VP）2 ……(13)
ID10′＝Ｋ（V′Z−VY−VP）2 ……(14)
ただし、Ｋ、VY、VPは第(6)式のそれと同一の
ものである。
ものである。
ここで、第(11)、(12)式に示すvL、vSとして、前述
の第(7)、(8)式を採用し、さらに下記に示すVAを
用いると、 VA＝VG2−VG1−VY−VP ……(15) 第(13)、(14)式は次式で示される。
の第(7)、(8)式を採用し、さらに下記に示すVAを
用いると、 VA＝VG2−VG1−VY−VP ……(15) 第(13)、(14)式は次式で示される。
ID10＝Ｋ（VA＋asinωLｔ−bsinωSｔ）2 ……(16)
ID10′＝Ｋ（VA−asinωLｔ＋bsinωSｔ）2 ……(17)
ここで、ドレイン電流ID10、ID10′に含まれる電
流の周波数成分に着目すると、第(16)式、第(17)
式を展開すれば明らかなように、ドレイン電流ID
10、ID10′には、それぞれ角周波数ωD、ωS、（ωL＋
ωS）、（ωL−ωS）、2ωL、2ωSを有する成分が含ま
れている。この中で、角周波数ωL、ωSを有する
成分についてのみ、ドレイン電流ID10とID10′では
互いに大きさが等しく極性が逆であることが認め
られる。
流の周波数成分に着目すると、第(16)式、第(17)
式を展開すれば明らかなように、ドレイン電流ID
10、ID10′には、それぞれ角周波数ωD、ωS、（ωL＋
ωS）、（ωL−ωS）、2ωL、2ωSを有する成分が含ま
れている。この中で、角周波数ωL、ωSを有する
成分についてのみ、ドレイン電流ID10とID10′では
互いに大きさが等しく極性が逆であることが認め
られる。
ところで、第４図より明らかなように、この回
路では、IFT１１に第(16)式、第(17)式で示され
るドレイン電流ID10、ID10′の電流が加算されて流
れる。
路では、IFT１１に第(16)式、第(17)式で示され
るドレイン電流ID10、ID10′の電流が加算されて流
れる。
したがつて、角周波数ωL、ωSを有する成分に
ついては互いに打ち消し合いIFT１１には角周波
数ωL、ωSを有する成分は流れない。すなわち、
RF信号、LO信号に対してこのミキサ回路は二重
平衡（ダブルバランス）された状態になる。
ついては互いに打ち消し合いIFT１１には角周波
数ωL、ωSを有する成分は流れない。すなわち、
RF信号、LO信号に対してこのミキサ回路は二重
平衡（ダブルバランス）された状態になる。
なお、第２図と第３図におけるＪ−FET１０，
１６，１７に代えてMOT−FETも使用可能であ
ることはもちろんのことである。
１６，１７に代えてMOT−FETも使用可能であ
ることはもちろんのことである。
以上に、半導体素子、すなわちFETを用いて、
RF信号とLO信号とを加算し、ミキサ用FETに
有効な入力信号を加えることを特徴とするこの発
明の２実施例につき説明した。
RF信号とLO信号とを加算し、ミキサ用FETに
有効な入力信号を加えることを特徴とするこの発
明の２実施例につき説明した。
この発明のミキサ回路は、
(1) RF信号回路とLO信号回路の結合が互いに少
なく、局部発振信号のRF回路へのリーク、RF
信号による局部発振回路の動作妨害などの悪影
響を互いに及ぼし合うことが少ない。
なく、局部発振信号のRF回路へのリーク、RF
信号による局部発振回路の動作妨害などの悪影
響を互いに及ぼし合うことが少ない。
(2) 加算回路は、ミキサ用FETとともにモノリ
シツクIC化の可能な半導体素子で構成され、
ミキサ回路の高性能化と合わせて、小型化、低
コスト化にも寄与しうる。
シツクIC化の可能な半導体素子で構成され、
ミキサ回路の高性能化と合わせて、小型化、低
コスト化にも寄与しうる。
(3) 加算回路部において、LO信号レベルの減衰
がないため、LO信号入力端子２に印加すべき
LO信号のレベルは小さくてよく、受信機設計
に際し、不要輻射の面で有利であるなどの効果
がある。
がないため、LO信号入力端子２に印加すべき
LO信号のレベルは小さくてよく、受信機設計
に際し、不要輻射の面で有利であるなどの効果
がある。
発明の効果
以上の説明で明らかなように、この発明のミキ
サ回路によれば、LO信号レベルが小さくてもよ
いため、受信機設計に際してLO信号の不要輻射
の問題を大幅に軽減させることができ、かつ、モ
ノリシツクIC化が可能な素子で構成されるため、
小型化、低コスト化も容易という大きな実用的効
果が得られる。
サ回路によれば、LO信号レベルが小さくてもよ
いため、受信機設計に際してLO信号の不要輻射
の問題を大幅に軽減させることができ、かつ、モ
ノリシツクIC化が可能な素子で構成されるため、
小型化、低コスト化も容易という大きな実用的効
果が得られる。
第１図はFETの二乗特性を利用したミキサ回
路の従来例を示す回路図、第２図はこの発明の一
実施例を示す回路図、第３図はこの発明の他の実
施例を示す回路図である。 １，１′…RF信号入力端子、２…LO信号入力
端子、３…ゲートバイアス電圧印加端子、４…ド
レイン電圧印加端子、５…RF信号同調コイル、
６…可変キヤパシタ、７…デカツプル用抵抗、８
…バイパスキヤパシタ、９，９′…結合キヤパシ
タ、１０，１０′…Ｊ−FET、１１…IFT、１２
…電源デカツプル用キヤパシタ、１３，１３′…
IF信号出力端子、１４，１５，１４′，１５′…
バイアス抵抗、１６，１６′，１７，１７′…Ｊ−
FET、１８，１８′…バイアス抵抗、１９，１
９′…バイパスキヤパシタ、２０，２０′…結合キ
ヤパシタ、２１，２２，２１′，２２′…バイアス
抵抗。
路の従来例を示す回路図、第２図はこの発明の一
実施例を示す回路図、第３図はこの発明の他の実
施例を示す回路図である。 １，１′…RF信号入力端子、２…LO信号入力
端子、３…ゲートバイアス電圧印加端子、４…ド
レイン電圧印加端子、５…RF信号同調コイル、
６…可変キヤパシタ、７…デカツプル用抵抗、８
…バイパスキヤパシタ、９，９′…結合キヤパシ
タ、１０，１０′…Ｊ−FET、１１…IFT、１２
…電源デカツプル用キヤパシタ、１３，１３′…
IF信号出力端子、１４，１５，１４′，１５′…
バイアス抵抗、１６，１６′，１７，１７′…Ｊ−
FET、１８，１８′…バイアス抵抗、１９，１
９′…バイパスキヤパシタ、２０，２０′…結合キ
ヤパシタ、２１，２２，２１′，２２′…バイアス
抵抗。
Claims (1)
- 【特許請求の範囲】 １ ソースが交流的に接地されてゲートに高周波
信号および局部発振信号のいずれか一方が入力さ
れる第１の信号加算用電界効果トランジスタと、
この第１の信号加算用電界効果トランジスタと同
一特性を有しソースを前記第１の信号加算用電界
効果トランジスタのドレインに接続するとともに
ドレインを電源部に接続しゲートに前記高周波信
号および局部発振信号のいずれか他方が入力され
る第２の信号加算用電界効果トランジスタと、前
記第１および第２の信号加算用電界効果トランジ
スタの動作点をともに能動域に設定するバイアス
手段と、前記第１の信号加算用電界効果トランジ
スタのドレインおよび前記第２の信号加算用電界
効果トランジスタのソースの接続点より出力され
る前記高周波信号および局部発振信号の加算信号
がゲート・ソース間に加えられるミキサ用電界効
果トランジスタとを備え、前記ミキサ用電界効果
トランジスタのドレインより中間周波信号を取り
出すようにしたミキサ回路。 ２ ソースが交流的に接地されてゲートに高周波
信号が入力される第１の信号加算用電界効果トラ
ンジスタと、この第１の信号加算用電界効果トラ
ンジスタと同一特性を有しソースを前記第１の信
号加算用電界効果トランジスタのドレインに接続
するとともにドレインを電源部に接続しゲートに
局部発振信号が入力される第２の信号加算用電界
効果トランジスタと、前記第１および第２の信号
加算用電界効果トランジスタの動作点をともに能
動域に設定する第１のバイアス手段と、前記第１
の信号加算用電界効果トランジスタのドレインお
よび前記第２の信号加算用電界効果トランジスタ
のソースの接続点より出力される前記高周波信号
および局部発振信号の加算信号がゲート・ソース
間に加えられる第１のミキサ用電界効果トランジ
スタと、ソースが交流的に接地されてゲートに局
部発振信号が入力される第３の信号加算用電界効
果トランジスタと、この第３の信号加算用電界効
果トランジスタと同一特性を有しソースを前記第
３の信号加算用電界効果トランジスタのドレイン
に接続するとともにドレインを前記電源部に接続
しゲートに前記高周波信号が入力される第４の信
号加算用電界効果トランジスタと、前記第３およ
び第４の信号加算用電界効果トランジスタの動作
点をともに能動域に設定する第２のバイアス手段
と、ドレインが前記第１のミキサ用電界効果トラ
ンジスタのドレインと共通接続され前記第３の信
号加算用電界効果トランジスタのドレインおよび
前記第４の信号加算用電界効果トランジスタのソ
ースの接続点より出力される前記高周波信号およ
び局部発振信号の加算信号がゲート・ソース間に
加えられる第２のミキサ用電界効果トランジスタ
とを備え、前記第１および第２のミキサ用電界効
果トランジスタの共通ドレインより中間周波信号
を取り出すようにしたダブルバランスド形式のミ
キサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8192383A JPS59207709A (ja) | 1983-05-10 | 1983-05-10 | ミキサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8192383A JPS59207709A (ja) | 1983-05-10 | 1983-05-10 | ミキサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207709A JPS59207709A (ja) | 1984-11-24 |
| JPH0153804B2 true JPH0153804B2 (ja) | 1989-11-15 |
Family
ID=13759974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8192383A Granted JPS59207709A (ja) | 1983-05-10 | 1983-05-10 | ミキサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207709A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3111939B2 (ja) | 1997-09-19 | 2000-11-27 | 日本電気株式会社 | ミキサ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881924A (ja) * | 1981-08-18 | 1983-05-17 | Toshiba Corp | 巻鉄心の焼鈍方法および焼鈍炉 |
-
1983
- 1983-05-10 JP JP8192383A patent/JPS59207709A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881924A (ja) * | 1981-08-18 | 1983-05-17 | Toshiba Corp | 巻鉄心の焼鈍方法および焼鈍炉 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207709A (ja) | 1984-11-24 |
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