JPH0590849A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0590849A JPH0590849A JP3276440A JP27644091A JPH0590849A JP H0590849 A JPH0590849 A JP H0590849A JP 3276440 A JP3276440 A JP 3276440A JP 27644091 A JP27644091 A JP 27644091A JP H0590849 A JPH0590849 A JP H0590849A
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Abstract
(57)【要約】
【目的】 一対のＦＥＴで構成される差動増幅回路にお
ける２つの信号出力端子からの出力電圧の振幅差を小さ
くする。 【構成】 夫々のソースが共通に接続されたＦＥＴ１及
びＦＥＴ２と、これらのソースがドレインに接続された
ＦＥＴ３とを有し、ＦＥＴ１及びＦＥＴ２の少なくとも
一方のゲートに信号を入力させ、ＦＥＴ１及びＦＥＴ２
の各ドレインから信号を出力させる差動増幅回路におい
て、ＦＥＴ１及びＦＥＴ２の一方のドレインとＦＥＴ３
のゲートをコンデンサＣ２で接続し、このＦＥＴ３と負
電源電位との間に抵抗Ｒ７を接続する。
ける２つの信号出力端子からの出力電圧の振幅差を小さ
くする。 【構成】 夫々のソースが共通に接続されたＦＥＴ１及
びＦＥＴ２と、これらのソースがドレインに接続された
ＦＥＴ３とを有し、ＦＥＴ１及びＦＥＴ２の少なくとも
一方のゲートに信号を入力させ、ＦＥＴ１及びＦＥＴ２
の各ドレインから信号を出力させる差動増幅回路におい
て、ＦＥＴ１及びＦＥＴ２の一方のドレインとＦＥＴ３
のゲートをコンデンサＣ２で接続し、このＦＥＴ３と負
電源電位との間に抵抗Ｒ７を接続する。
Description
【０００１】
【産業上の利用分野】本発明は不平衡−平衡変換回路に
使用される差動増幅回路に関する。
使用される差動増幅回路に関する。
【０００２】
【従来の技術】近年、無線送受信装置においても小型化
が推し進められており、各部にマイクロ波モノリシック
ＩＣ（以下、ＭＭＩＣと略す）が使用されている。例え
ば、周波数変換器（ミクサ）も、従来のダイオードミク
サに対して、シリコンバイポーラトランジスタより高速
動作の可能なＧａＡｓＦＥＴのプロセスを使用してデュ
アルゲートタイプのミクサや、ギルバートマルチプライ
ヤのミクサをＭＭＩＣ化したものが開発されている。こ
のようなＭＭＩＣ化したミクサでは、搬送波入力として
高周波信号を用いる場合には不平衡入力の方が取り扱い
に便利だが、搬送波抑圧比を大きくとるためには平衡入
力とすることが必要となり、ミクサの搬送波入力の前段
に、不平衡−平衡変換回路として、ＭＭＩＣ化に適して
いる差動増幅回路が使用される。
が推し進められており、各部にマイクロ波モノリシック
ＩＣ（以下、ＭＭＩＣと略す）が使用されている。例え
ば、周波数変換器（ミクサ）も、従来のダイオードミク
サに対して、シリコンバイポーラトランジスタより高速
動作の可能なＧａＡｓＦＥＴのプロセスを使用してデュ
アルゲートタイプのミクサや、ギルバートマルチプライ
ヤのミクサをＭＭＩＣ化したものが開発されている。こ
のようなＭＭＩＣ化したミクサでは、搬送波入力として
高周波信号を用いる場合には不平衡入力の方が取り扱い
に便利だが、搬送波抑圧比を大きくとるためには平衡入
力とすることが必要となり、ミクサの搬送波入力の前段
に、不平衡−平衡変換回路として、ＭＭＩＣ化に適して
いる差動増幅回路が使用される。
【０００３】従来、この種の差動増幅回路は、図２に示
すように、ＦＥＴ１及びＦＥＴ２の各ソースとＦＥＴ３
のドレインを共通に接続し、ＦＥＴ１及びＦＥＴ２の各
ドレインと正電源端子ＶDDとの間にはそれぞれ負荷抵抗
Ｒ１，Ｒ２を接続し、ＦＥＴ３のゲートとソースは負電
源端子ＶSSに接続している。ＦＥＴ１とＦＥＴ２のゲー
トは等しい所定の電位になるように抵抗Ｒ３，Ｒ４，Ｒ
５，Ｒ６によりバイアス電圧が加えられている。
すように、ＦＥＴ１及びＦＥＴ２の各ソースとＦＥＴ３
のドレインを共通に接続し、ＦＥＴ１及びＦＥＴ２の各
ドレインと正電源端子ＶDDとの間にはそれぞれ負荷抵抗
Ｒ１，Ｒ２を接続し、ＦＥＴ３のゲートとソースは負電
源端子ＶSSに接続している。ＦＥＴ１とＦＥＴ２のゲー
トは等しい所定の電位になるように抵抗Ｒ３，Ｒ４，Ｒ
５，Ｒ６によりバイアス電圧が加えられている。
【０００４】ＦＥＴ１のゲートは不平衡な入力端子ＩＮ
とされて信号が入力され、他方のＦＥＴ２のゲートはコ
ンデンサＣ１により高周波的に接地される。その結果、
出力端子であるＦＥＴ１，ＦＥＴ２の両方のドレインに
互いに逆位相の平衡な信号が生じ、出力端子ＯＵＴ１，
ＯＵＴ２に出力される。
とされて信号が入力され、他方のＦＥＴ２のゲートはコ
ンデンサＣ１により高周波的に接地される。その結果、
出力端子であるＦＥＴ１，ＦＥＴ２の両方のドレインに
互いに逆位相の平衡な信号が生じ、出力端子ＯＵＴ１，
ＯＵＴ２に出力される。
【０００５】
【発明が解決しようとする課題】上述した従来の差動増
幅回路においては、入力される搬送波が高周波であるた
め、出力端子ＯＵＴ１，ＯＵＴ２に表れる出力電圧に振
幅差が生じるという問題がある。即ち、入力端子ＩＮか
ら入力された電圧信号はＦＥＴ１のゲートに入力され、
ＦＥＴ１のドレイン−ソース間の電流に変換される。Ｆ
ＥＴ１のドレイン側ではその電流信号が負荷抵抗Ｒ１に
より電圧に変換され、出力端子ＯＵＴ１に電圧信号とし
て出力される。一方、ＦＥＴ１のソース側では、定電流
源として使用されているＦＥＴ３のドレイン側を見たイ
ンピーダンスが比較的高いので電流信号は殆どＦＥＴ２
のソースを通してＦＥＴ２のドレインに伝わり、負荷抵
抗Ｒ２で電圧に変換され、出力端子ＯＵＴ２に電圧信号
として出力される。
幅回路においては、入力される搬送波が高周波であるた
め、出力端子ＯＵＴ１，ＯＵＴ２に表れる出力電圧に振
幅差が生じるという問題がある。即ち、入力端子ＩＮか
ら入力された電圧信号はＦＥＴ１のゲートに入力され、
ＦＥＴ１のドレイン−ソース間の電流に変換される。Ｆ
ＥＴ１のドレイン側ではその電流信号が負荷抵抗Ｒ１に
より電圧に変換され、出力端子ＯＵＴ１に電圧信号とし
て出力される。一方、ＦＥＴ１のソース側では、定電流
源として使用されているＦＥＴ３のドレイン側を見たイ
ンピーダンスが比較的高いので電流信号は殆どＦＥＴ２
のソースを通してＦＥＴ２のドレインに伝わり、負荷抵
抗Ｒ２で電圧に変換され、出力端子ＯＵＴ２に電圧信号
として出力される。
【０００６】ＦＥＴ１のドレイン電流に対して、ＦＥＴ
２のドレイン電流は向きが反転するので、出力端子ＯＵ
Ｔ１，ＯＵＴ２に表れる電圧信号も位相が 180°ずれて
おり、平衡出力が得られる。ここで、搬送波入力が低周
波ならば、前述のようにＦＥＴ３のドレイン側を見たイ
ンピーダンスは比較的高いため、ＦＥＴ１のソースから
伝搬される信号は殆どＦＥＴ２のソースに伝わるが、搬
送波が高周波になると、ＦＥＴ３のドレインに付いてい
る寄生容量により、ドレイン側を見たインピーダンスが
下がり、ＦＥＴ１のソースから伝搬される信号の一部が
ＦＥＴ３のドレイン側に吸収される。
２のドレイン電流は向きが反転するので、出力端子ＯＵ
Ｔ１，ＯＵＴ２に表れる電圧信号も位相が 180°ずれて
おり、平衡出力が得られる。ここで、搬送波入力が低周
波ならば、前述のようにＦＥＴ３のドレイン側を見たイ
ンピーダンスは比較的高いため、ＦＥＴ１のソースから
伝搬される信号は殆どＦＥＴ２のソースに伝わるが、搬
送波が高周波になると、ＦＥＴ３のドレインに付いてい
る寄生容量により、ドレイン側を見たインピーダンスが
下がり、ＦＥＴ１のソースから伝搬される信号の一部が
ＦＥＴ３のドレイン側に吸収される。
【０００７】したがって、ＦＥＴ１のソースからＦＥＴ
２のソースを通してＦＥＴ２のドレインに伝わる電流信
号はその分小さくなり、出力電圧振幅に振幅差が生じ
る。一般に周波数変換器に入力される搬送波は比較的高
い入力レベルが必要であるため、不平衡−平衡変換用の
差動増幅回路としても、高い出力レベルが必要になる。
したがって、出力端子における振幅差は顕著になる。こ
のような平衡出力の振幅差は、周波数変換器側で同相信
号として検出された悪影響を与える。本発明の目的は、
出力電圧の振幅差を小さくした差動増幅回路を提供する
ことにある。
２のソースを通してＦＥＴ２のドレインに伝わる電流信
号はその分小さくなり、出力電圧振幅に振幅差が生じ
る。一般に周波数変換器に入力される搬送波は比較的高
い入力レベルが必要であるため、不平衡−平衡変換用の
差動増幅回路としても、高い出力レベルが必要になる。
したがって、出力端子における振幅差は顕著になる。こ
のような平衡出力の振幅差は、周波数変換器側で同相信
号として検出された悪影響を与える。本発明の目的は、
出力電圧の振幅差を小さくした差動増幅回路を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明の差動増幅回路
は、夫々のソースが共通に接続された第１及び第２のＦ
ＥＴと、これらソースがドレインに接続された第３のＦ
ＥＴとを有し、第１及び第２のＦＥＴのゲートに信号を
入力させ、第１及び第２のＦＥＴのドレインから信号を
出力させる差動増幅回路において、第１及び第２のＦＥ
Ｔの一方のドレインと第３のＦＥＴのゲートをコンデン
サで接続し、この第３のＦＥＴと負電源電位との間に抵
抗を接続した構成とする。又、この差動増幅回路を不平
衡−平衡変換用の差動増幅回路として構成するときに
は、第１のＦＥＴのゲートに信号を入力させ、第１のＦ
ＥＴのドレインと第３のＦＥＴのゲートをコンデンサで
接続する。
は、夫々のソースが共通に接続された第１及び第２のＦ
ＥＴと、これらソースがドレインに接続された第３のＦ
ＥＴとを有し、第１及び第２のＦＥＴのゲートに信号を
入力させ、第１及び第２のＦＥＴのドレインから信号を
出力させる差動増幅回路において、第１及び第２のＦＥ
Ｔの一方のドレインと第３のＦＥＴのゲートをコンデン
サで接続し、この第３のＦＥＴと負電源電位との間に抵
抗を接続した構成とする。又、この差動増幅回路を不平
衡−平衡変換用の差動増幅回路として構成するときに
は、第１のＦＥＴのゲートに信号を入力させ、第１のＦ
ＥＴのドレインと第３のＦＥＴのゲートをコンデンサで
接続する。
【０００９】
【作用】本発明によれば、第１及び第２のＦＥＴの一方
の出力電圧信号の一部をコンデンサを通して第３のＦＥ
Ｔのゲートに印加することで、第３のＦＥＴの電流制御
作用によって出力電圧の変化が抑制され、第１及び第２
のＦＥＴの出力電圧の振幅差を小さくする。
の出力電圧信号の一部をコンデンサを通して第３のＦＥ
Ｔのゲートに印加することで、第３のＦＥＴの電流制御
作用によって出力電圧の変化が抑制され、第１及び第２
のＦＥＴの出力電圧の振幅差を小さくする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の差動増幅回路の一実施例を示す回路
図であり、図２と同一部分には同一符号を付してある。
ここではＦＥＴ１〜ＦＥＴ３と、抵抗Ｒ１〜Ｒ６を用い
た回路構成は図２と同じである。そして、この回路にコ
ンデンサＣ２と抵抗Ｒ７を追加しており、コンデンサＣ
２はＦＥＴ１のドレインとＦＥＴ３のゲート間に接続
し、抵抗Ｒ７はＦＥＴ３のゲートと負電源端子ＶSS間に
挿入している。
る。図１は本発明の差動増幅回路の一実施例を示す回路
図であり、図２と同一部分には同一符号を付してある。
ここではＦＥＴ１〜ＦＥＴ３と、抵抗Ｒ１〜Ｒ６を用い
た回路構成は図２と同じである。そして、この回路にコ
ンデンサＣ２と抵抗Ｒ７を追加しており、コンデンサＣ
２はＦＥＴ１のドレインとＦＥＴ３のゲート間に接続
し、抵抗Ｒ７はＦＥＴ３のゲートと負電源端子ＶSS間に
挿入している。
【００１１】この構成の差動増幅回路の動作を説明す
る。ＦＥＴ１のソース側からＦＥＴ２のソース側に電流
信号が伝搬するときにＦＥＴ３のドレインに付いている
寄生容量により信号の一部が失われるのは従来例と同じ
である。ここで、ＦＥＴ３のドレイン電流をＦＥＴ１の
電流信号の増→減、又はＦＥＴ２の電流信号の減→増に
合わせて減→増と変化させることにより、ＦＥＴ１及び
ＦＥＴ２のドレインに伝わる電流信号の大きさを等しく
することができる。
る。ＦＥＴ１のソース側からＦＥＴ２のソース側に電流
信号が伝搬するときにＦＥＴ３のドレインに付いている
寄生容量により信号の一部が失われるのは従来例と同じ
である。ここで、ＦＥＴ３のドレイン電流をＦＥＴ１の
電流信号の増→減、又はＦＥＴ２の電流信号の減→増に
合わせて減→増と変化させることにより、ＦＥＴ１及び
ＦＥＴ２のドレインに伝わる電流信号の大きさを等しく
することができる。
【００１２】即ち、ＦＥＴ１のドレイン電圧、つまり出
力端子ＯＵＴ１に注目すると、入力信号によりＦＥＴ１
のドレイン電流が増えるときにＯＵＴ１の電圧は上が
り、ＦＥＴ１のドレイン電流が減るときにＯＵＴ１の電
圧は下がる。このＯＵＴ１の電圧信号の一部を定電流源
を構成しているＦＥＴ３のゲートに印加すると、例えば
ＯＵＴ１の電圧が下がるとき、つまりＦＥＴ１のドレイ
ン電流が増えるときにＦＥＴ３のゲート電圧が下がりＦ
ＥＴ１のドレイン電流を減らそうとする。又、ＯＵＴ１
の電圧が上がるとき、つまりＦＥＴ２の電流が増えると
きにＦＥＴ３のゲート電圧が上がり、ＦＥＴ２のドレイ
ン電流に対しては電流を増やそうとする。このような効
果により、ＦＥＴ３のゲートに印加する電圧信号を適当
な大きさに選べば、出力端子ＯＵＴ１，ＯＵＴ２の出力
電圧の振幅差を従来例に比べ小さくできる。
力端子ＯＵＴ１に注目すると、入力信号によりＦＥＴ１
のドレイン電流が増えるときにＯＵＴ１の電圧は上が
り、ＦＥＴ１のドレイン電流が減るときにＯＵＴ１の電
圧は下がる。このＯＵＴ１の電圧信号の一部を定電流源
を構成しているＦＥＴ３のゲートに印加すると、例えば
ＯＵＴ１の電圧が下がるとき、つまりＦＥＴ１のドレイ
ン電流が増えるときにＦＥＴ３のゲート電圧が下がりＦ
ＥＴ１のドレイン電流を減らそうとする。又、ＯＵＴ１
の電圧が上がるとき、つまりＦＥＴ２の電流が増えると
きにＦＥＴ３のゲート電圧が上がり、ＦＥＴ２のドレイ
ン電流に対しては電流を増やそうとする。このような効
果により、ＦＥＴ３のゲートに印加する電圧信号を適当
な大きさに選べば、出力端子ＯＵＴ１，ＯＵＴ２の出力
電圧の振幅差を従来例に比べ小さくできる。
【００１３】したがって、図１の回路では、コンデンサ
Ｃ２と抵抗Ｒ７を接続していることにより、コンデンサ
Ｃ２は出力端子ＯＵＴ１の出力電圧信号の一部をＦＥＴ
３のゲートに印加する。又、抵抗Ｒ７は、ＦＥＴ３のゲ
ートが負電源端子に接続されているためにコンデンサＣ
２からの信号を印加できないので、抵抗Ｒ７に加わる電
圧信号をＦＥＴ３のゲートに印加している。
Ｃ２と抵抗Ｒ７を接続していることにより、コンデンサ
Ｃ２は出力端子ＯＵＴ１の出力電圧信号の一部をＦＥＴ
３のゲートに印加する。又、抵抗Ｒ７は、ＦＥＴ３のゲ
ートが負電源端子に接続されているためにコンデンサＣ
２からの信号を印加できないので、抵抗Ｒ７に加わる電
圧信号をＦＥＴ３のゲートに印加している。
【００１４】図３に本発明の効果を示す。同図におい
て、破線は従来の差動増幅回路におけるＯＵＴ１，ＯＵ
Ｔ２の各出力電圧波形であり、実線は本発明の差動増幅
回路におけるＯＵＴ１，ＯＵＴ２の各出力電圧波形であ
る。これから判るように、従来ではＯＵＴ１とＯＵＴ２
の出力電圧間に比較的に大きな振幅差が生じているが、
本発明では両者間に振幅差が殆ど存在していないことが
判る。
て、破線は従来の差動増幅回路におけるＯＵＴ１，ＯＵ
Ｔ２の各出力電圧波形であり、実線は本発明の差動増幅
回路におけるＯＵＴ１，ＯＵＴ２の各出力電圧波形であ
る。これから判るように、従来ではＯＵＴ１とＯＵＴ２
の出力電圧間に比較的に大きな振幅差が生じているが、
本発明では両者間に振幅差が殆ど存在していないことが
判る。
【００１５】
【発明の効果】以上説明したように本発明は、不平衡信
号が入力される不平衡−平衡変換用差動増幅回路におい
て、出力端子の出力電圧の一部を、定電流源を構成して
いるＦＥＴのゲートに印加することにより、従来生じて
いた出力電圧の振幅差を小さくできるという効果を有す
る。
号が入力される不平衡−平衡変換用差動増幅回路におい
て、出力端子の出力電圧の一部を、定電流源を構成して
いるＦＥＴのゲートに印加することにより、従来生じて
いた出力電圧の振幅差を小さくできるという効果を有す
る。
【図１】本発明の差動増幅回路の一実施例の回路図であ
る。
る。
【図２】従来の差動増幅回路の一例の回路図である。
【図３】従来及び本発明の差動増幅回路における出力電
圧の波形図である。
圧の波形図である。
ＦＥＴ１ 第１のＦＥＴ ＦＥＴ２ 第２のＦＥＴ ＦＥＴ３ 第３のＦＥＴ Ｃ１，Ｃ２ コンデンサ Ｒ１〜Ｒ７ 抵抗 ＩＮ 信号入力端子 ＯＵＴ１，ＯＵＴ２ 信号出力端子
Claims (2)
- 【請求項１】 夫々のソースが共通に接続された第１及
び第２のＦＥＴと、これらのソースがドレインに接続さ
れた第３のＦＥＴとを有し、前記第１及び第２のＦＥＴ
のゲートに信号を入力させ、第１及び第２のＦＥＴのド
レインから信号を出力させる差動増幅回路において、前
記第１及び第２のＦＥＴの一方のドレインと第３のＦＥ
Ｔのゲートをコンデンサで接続し、この第３のＦＥＴと
負電源電位との間に抵抗を接続したことを特徴とする差
動増幅回路。 - 【請求項２】 第１のＦＥＴのゲートに信号を入力さ
せ、第１のＦＥＴのドレインと第３のＦＥＴのゲートを
コンデンサで接続してなる請求項１の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3276440A JPH0590849A (ja) | 1991-09-30 | 1991-09-30 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3276440A JPH0590849A (ja) | 1991-09-30 | 1991-09-30 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590849A true JPH0590849A (ja) | 1993-04-09 |
Family
ID=17569456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3276440A Pending JPH0590849A (ja) | 1991-09-30 | 1991-09-30 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227406B2 (en) | 2004-03-01 | 2007-06-05 | Sanyo Electric Co., Ltd. | Differential amplifier for balanced/unbalanced converter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145206A (ja) * | 1982-02-24 | 1983-08-30 | Hitachi Ltd | 差動増幅器 |
| JPH0338904A (ja) * | 1989-07-05 | 1991-02-20 | Nec Corp | 一出力差動増幅器 |
| JPH0358026U (ja) * | 1989-10-12 | 1991-06-05 |
-
1991
- 1991-09-30 JP JP3276440A patent/JPH0590849A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145206A (ja) * | 1982-02-24 | 1983-08-30 | Hitachi Ltd | 差動増幅器 |
| JPH0338904A (ja) * | 1989-07-05 | 1991-02-20 | Nec Corp | 一出力差動増幅器 |
| JPH0358026U (ja) * | 1989-10-12 | 1991-06-05 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227406B2 (en) | 2004-03-01 | 2007-06-05 | Sanyo Electric Co., Ltd. | Differential amplifier for balanced/unbalanced converter |
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