JPH01502554A

JPH01502554A - 量子化されたデューティ比電力分配変換器

Info

Publication number: JPH01502554A
Application number: JP63504605A
Authority: JP
Inventors: ヘンツ，クリストファー・ポール
Original assignee: ユニシス・コーポレーション
Priority date: 1987-06-10
Filing date: 1988-05-19
Publication date: 1989-08-31
Also published as: EP0316410B1; WO1988009965A1; DE3879879D1; US4725940A; DE3879879T2; KR890702105A; KR910007024B1; EP0316410A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】この開示は冗長電力変換器間の負荷分配に関し、より詳細には、量子化されたデユーティ比負荷分配電力変換器に関する。２個のまたはそれよりも多くの電力変換器が、単一の負荷に正常に電力を与えるように結合される場合、電力変換器システムの信頼性を改良するように冗長負荷分配技術が使用され得る。電力変換器の各々は、それ自身で全負荷を支持する出力能力を有する。

電力変換器が並列に結合される場合、多くの設計問題が典型的に生じる。まず第１に、成る電力変換器の故障は第２の電力変換器の動作を劣化させてはならない。さらに、それらの変換器が並列に動作している場合、それらは非常にに小さい百分率内で、望ましくは３％またはそれより少ないオーダで均等に負荷を分配しなければならない。別の望ましい特性は、電源の各々に独立の一次電力源を利用することができる能力を有することである。さらに、並列の電力変換器のレギュレーション特性は、劣化されてはならない。

従来の電力変換器は、電力スイッチングトランジスタのためのスイッチング制御波形を発生するように、ランプ駆動された比較器と関連して、所望のダイナミック応答を提供するように補償されたアナログ誤差増幅器を使用する。

このアナログ制御構成のディジタル化に基づいた、ディジタル電力変換器制御装置がｙＩＪ発された。二の種の制御装置は、ディジダル回路で実現されたが、連続的に可変するデユーティ比を発生することができる。ここで述べられたディジタル制御構成は、電力トランジスタのデユーティ比のみが、成るいくつかの離散値をとることを許されているデユーティ比量子化技術に基づいている。ダイナミックレギュレーションを提供するために、ディジタル誤差増幅器で電力変換器の出力電圧をサンプリングすることによって得られたデータに対して計算を行なうことによって、デユーティ比の値は各スイッチングサイクル更新される。

デユーティ比量子化に基づいたディジタル制御は、従来のアナログ制御に優るいくつかの有利な点を提供する。ディジタルフィルタ技術がダイナミックレギュレーションに使用され、かつディジタルフィルタのサンプリング周波数が電力変換器のスイッチング周波数と等しいので、量子化されたデユーティ比ディジタル制御装置は、再補償を必要とすることなくいかなるスイッチング周波数でも使用されてもよい。ダイナミックレギュレーション特性はディジタル重みづけ係数の選択によって容易に変更され、かつ基本的なディジタル制御装置は、出力電流制限およびソフトスター）（ｓｏｆｔ−ｓｔａｒｔ）のような特別の機能を含むように容易に修正される。電力スイッチングトランジスタの動作が常に１サイクル先に規定されるので、コンビニ−タシミニレーションが容易に達成され得る。

デユーティ比の量子化の理論上の不利な点は、低周波量子化雑音が変換器の出力内に生じることである。しかしながら、十分に小さな量子化レベルがデユーティ比発生に使用される場合、量子化雑音はスイッチングリプルよりもはるかに低いレベルにまで減少され得る。

ディジタル比例積分微分（Ｐ　Ｉ　Ｄ）フィードバックを使用する電力変換器制御装置が、以下の論文に示される。

Ｎ、　Ｒ，ミラーによる「ディジタル制御されたスイッチングレギニレータＪ　ＰＥ５Ｃ記録、１９７７年（Ｎ、Ｒ。

Ｍｉｌｌｅｒ、’Ａ　Ｄｉｇｉｔａｌｌｙ　Ｃｏｎｔｒ。

１１ｅｄ　Ｓｗｉｔｃｈｉｎｇ　Ｒｅｇｕｌａｔｏｒ、”ＰＥ５ＣＲｅｃｏｒｄ、１９７７）Ｖ、Ｂ、ボロスによる「ディジタル比例積分、および電力調整装置のための微分フィードバック制御装置Ｊ　ＰＥ５Ｃ記録、１９７７年（Ｖ、Ｂ、Ｂｏｒｏｓ、 ”Ａ　Ｄｉｇｉｔａｌ　Ｐｒｏｐｏｒｔｉｏｎａｌ　Ｉｎｔｅｌｚｒａｌ。

ａｎｄ　ＤｅｒｉｖａｔＬｖｅ　Ｆｅｅｄｂａｃｋ　Ｃ。

ｎｔｒｏｌｌｅｒ　ｆｏｒ　Ｐｏｗｅｒ　Ｃｏｎｄｉｔｉｏｎｉ＊ｇ　Ｅｑｕｉｐｍｅｎｔ、’　ＰＥ５ＣＲｅｃ。

ｒｄ　１９７７）Ｈ，マツオおよびＦ、クロカワによる「ディジタル制御された直流−直流変換器のレギュレーション特性Ｊ　ＰＥ５Ｃ記録、１９８３年（Ｈ，Ｍａｔｓｕｏ　ａｎｄ　Ｆ、Ｋｕｒｏｋａｗｓ＋、”Ｒｅｇｕｌａｔｉｏｎ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　ｔｈｅ　ＤｉｇｉｔａｌｌｙＣｏｎｔｒｏｌｌｅｄ　ＤＣ −ＤＣＣｏｎｖｅｒｔｅｒ、’　ＰＥ５ＣＲｅｃｏｒｄ、１９８３）Ｔ、■、バーパトーマスおよびＪ、Ｎ、ジャコベリによる「平均電流制御スイッチングレギニレータのディジタル実現およびシミニレーシ■ンＪ　ＰＥ５Ｃ記録、１９７９年（Ｔ、Ｖ、Ｐａｐａｔｈｏｍａｓ　ａｎｄ　Ｊ、Ｎ、Ｇｉａｃｏｐｅｌｌｉ、 −Ｄｉｇｉｔａｌ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ａｎｄ　Ｓｉｍｕｌａｔｉｏｎ　ｏｆ　ａｎ　Ａｖｅｒａｇｅ　Ｃｕｒｒｅｎｔ　Ｃｏｎｔｒｏｌｌｅｄ　Ｓｗｉｔｃｈｉｎｇ　Ｒｅｇｕｌａｔｏｒ、’　ＰＥ５ＣＲｅｃｏｒｄ、１９７９）これらの機構は、調整されるべき信号出力の誤差を測定するための電圧制御発振器を使用する。したがって、デユーティ比は連続変数であり、かつ平均出力電圧の、成るスイッチングサイクルから次のものへの変更に応答して変化する。

Ｒ，ブルックナーおよび１．カーマレによる「マイクロコントローラシステムフィードバックおよび制御を使用した変換器の設計および性能の最適化」ブロシーデインダスバワーコン８．１９８１年（Ｒ，Ｂｒｕｃｋｎｅｒ　ａｎｄ　１．Ｋｈａｍａｒｅ、’Ｏｐｔｉｍｉｚｉｎｇ　Ｃｏｎｖｅｒｔｅｒ　Ｄｅｓｉｇｎ　ａｎｄ　Ｐｅｒｆｏｒｍａｎｃｅ　ＩＪｔｉｌｉｚｉｎｇ　Ｍｉｃｒｏ　Ｃｏｎｔｒｏｌｌｅｒ　Ｓｙｓｔｅｍ　Ｆｅｅｄｂａｃｋ　ａｎｄＣｏｎｔｒｏｌ、＠　Ｐｒｏｃ゛ｅｅｄｉｎｇｓ　Ｐｏｗｅｒｃｏｎ　ｇ、１９８１）では、ＰＩＤ制御ではなく、量子化されたデユーティ比技術を使用するディジタル制御された電力変換器が述べられている。この型式の制御装置では、出力信号がアナログ− ディジタル変換器でサンプルされ、かつサンプルされたデータに基づいて１サイクル先にデユーティ比が計算される。

この発明に使用されたディジタル制御された電力変換器は、ＰＩＤ制御およびデユーティ比の量子化をともに使用する。ＰＩＤ制御は非常に優れたレギニレーシッンを提供するため、望ましいものである。優れたレギユレーシヨン特性に加えて、多くの応用のための実際的な電力変換器は、出力電流制限、ソフトスタート、不足電圧ロックアウトおよび過電圧シャットダウンを有しなければならない。

この発明に使用されたディジタル制御されたＰＩＤ電力変換器は、これらの特別な機能のすべてを有する。ソフトスタート機能は、パワーアップの間、制御装置のディジタル重みづけ係数を変更する。必要とされる外部信号は、その機能を開始するための論理「端縁」のみである。この方法はアナログ制御に関して実際的ではない。なぜならば、それは多くの余分の構成要素を必要とするからである。

前述の制御装置もまた、不足電圧ロックアウトおよび過電圧シャットダウン機能を有する。これらの機能は制御装置が「クリアされる」ようにし１．それによって、入力電圧が低すぎたりまたは出力電圧のいずれかが高すぎたりする限り、デユーティ比が０になるように強制する。

関連の制御回路と関連して利用可能であるデユーティ比の量子化を有する電力変換器は、１９８６年１２月１６日に発行され、かつ「デユーティ比の量子化を有する電力変換器（Ｐｏｗｅｒ　Ｃｏｎｖｅｒｔｅｒ　ｗｉｔｈ　Ｄｕｔｙ　Ｒａｔｉｏ　Ｑｕａｎｔｉｚａｔｉｏｎ）Ｊと題された、米国特許第４．６３０．１８７号に示されている。

この特許の発明者は、この発明の発明者であるクリストファーＰ、ヘンジ（Ｃｈｒｉｓｔｏｐｈｅｒ　Ｐ、Ｈｅｎｚｅ）であり、かつその譲受人は、スベリ−・コーポレーション（Ｓｐｅｒｒｙ　Ｃｏｒｐｏｒａｔｉｏｎ）の後継者であるユニシスφコーポレーシッン（Ｕｎｉｓｙｓ　Ｃｏｒｐｏｒｓｔｔｔｏｎ）である。

図面の簡単な説明この発明の好ましい実施例は図面を参照することによって述べられる。

第１図は、この発明の並列の量子化されたデユーティ比電力変換器のブロック図を形成するように、どのように第１ａ図、第１ｂ図および第１ｃ図が位置づけられているのかを示す図である。

第１ａ図、ｊｉｌｂ図および第１Ｃ図は、負荷分配電力変換器のブロック図を表わす。

第２図は、第３図ないし第１２図の配向のマツプである。

第３図ないし第１２図は、この発明の特定の実施例の詳細なブロック図である。

発明の好ましい実施例の説明第１ａ図、ｊｉｌｂ図および第１Ｃ図に示されるように、２個のディジタル制御された電力変換器１０および１０′が、冗長電力変換を実現するように相互接続される。２個の電力変換器は同じ態様で構成されるが、しかし正常な動作の間、それらは、負荷電流が均等に分配されることを保証するようにマスタ／スレーブ関係で動作される。２個の電力変換器のみが示されるが、三重のまたはより高いレベルの冗長をもたらすように、付加的な電力変換器が並列に結合されてもよい。もし電力変換器の一方、または−次電力源の１つが故障した場合、マスタ／スレーブ関係は終了され、かつ残余の電力変換器が負荷に電力を与えるであろう。

もし電力変換器の一方が故障した場合、他方の変換器の動作能力が劣化されないことが不可欠である。内部の故障を隔離するように、電力変換器の入力端子および出力端子でダイオード隔離が使用されてもよい。挾み込みフライバック位相が利用されるならば、これは本質的に、隔離された出力を与えるであろう。（入力端子でのダイオード隔離は、冗長パス応用に通常よく使用される特性である。）各電力変換器の瞬間的な状態を述べるディジタル情報が、各スイッチングサイクルの間、異常な動作のために検査される。電流制限のオンセットまたは不足電圧ロックアウトのような異常な動作が検出された場合、マスタ／スレーブ関係は終了され、かつ障害電力変換器がシャットダウンされる。並列動作の間、ディジタル電流平衡技術は、負荷電流が閉ループ電圧レギユレーシヨン特性に悪影響を与えることなく２個の電力変換器によって均等に分配されるであろうということを保証する。所要の論理回路がディジタル制御装置ゲートアレイ内に容易に含まれるので、単一の比較器のみが、ディジタル電流平衡を実現するように電力変換器に付加されなければならない。

ディジタル制御された電力変換器では、出力電圧レギユレーシヨンを維持するように、量子化されたデユーティ比値（ｄｏ）が各スイッチングサイクルで計算される。ディジタル電流平衡を実現するために、ディジタルオフセット値（ｂゎ）もまた各スイッチングサイクルで計算され、かつ以下に示されるように、マスクおよびスレーブ電力変換器内で使用されたデユーティ比を調節するのに使用される。

６口（マスク）−ｄ。−ｂｌ。

ｄ、（スレーブ）−ｄｆｌ＋ｂ。

量子化されたデユーティ比値は、マスク電力変換器のみによって計算され、かつスレーブ電力変換器に送られる。

離散的比例積分技術を使用して電流比較器の単一の出力ビットから、マスク電力変換器内でもまたオフセット値が計算される。電流比較器の機能は、マスク電力変換器内の電流が、各サンプリングの瞬時にスレーブ電力変換器内の電流よりも多いかまたは少ないかを示すことである。

２個の変換器システムで使用された瞬時平均デユーティ比がオフセット値と独立しているので、ディジタル電流平衡ループの動作は、主なディジタル電圧レギニレーションルーブに透過的である。さらに、離散積分器が平衡論理回路に含まれているので、入力電圧または内部構成要素の値の広偏差が収容される。比例および積分重みづけ係数が、所望の過渡的応答を選択し、かつ閉ループ安定度を保証するように調節されてもよい。

離散的比例積分微分（ＰＩＤ）制御装置は、この発明のディジタル制御された電力変換器内に出力電圧レギニレーシッンをもたらす。各スイッチングサイクルの始動の前に、ディジタル入力誤差信号ｅゎ、誤差信号の離散積分ｙｒｌ、および誤差信号の離散差分Ｘ。の重みづけされた和分から、更新された量子化デニーティ比値ｄ７が計算される。

実際の出力電圧と基準電圧との差を示すディジタル誤差信号ｅｌｌが、ディジタルフィードバック制御装置への入力として使用される。このディジタル誤差は正または負であってよく、かつ各スイッチングサイクルの間、補償されないアナログ誤差増幅器の出力電圧をサンプルしかつディジタル化することによって得られる。８ビットアナログ−ディジタル（Ａ／Ｄ）変換器が、ディジタル誤差増幅器内で使用される。２の補数表示は、ディジタル誤差が、およそ４．６４Ｖないし５．３６Ｖであるサンプルされた出力電圧範囲に対応する、−１２８ないし＋１２７の範囲で変動するのを可能にする。

積分の連続的な動作への単純な近似値が、Ｙ６−ｅ（Ｈ＋ｅｌ、−１＋、、　、　十ｅ（１を得るよ、うに過去のすべての誤差値を和分することによって得られる。

この関係は、離散的時差方程式として次のように表わされてもよい。

’Ｉｎ　−ＹｒＩ−＋　＋ｅｒＩ加算器およびレジスタが、上述の方程式で述べられた関数を実現するように、離散積分器を形成するのに使用される。誤差ｅ。および前の和Ｙｒｘ、が、新しい和ｙｌｌを生じるように加算される。その結果がもはや必要とされないとき、かつ次の誤差ｅｒｌ、＋が得られる前に、レジスタは、（次のスッチングサイクルで前の和になるであろう）電流の和ｙ。で更新されなければならない。

ディジタル誤差入力の離散微分が、現在の誤差から前の誤差を減算することによって得られる。

Ｘｎ　＝ｅｎ　−ｅｌ＋１離散微分器のハードウェア実現のために、加算器およびレジスタが必要とされる。２の補数は、２道の「１」の反転および加算によって否定されてもよいので、前の誤差の減算は、反転レジスタを使用し、かつ桁上げを加算器に強制することによって述べられた実施例で達成される。積分器回路でのように、現在の誤差が、新しい「前の誤差」になるために次のスイッチングサイクルまで保留されてもよいように、レジスタは適当な時間で更新されなければならない。

乗法定数ＫＦ、ＫＩおよびに、が、デニーティ比計算のために３つの制御分岐の相対的な貢献をｘｉするのに使用されてもよい。一般に、任意定数での高速ディジタル乗算は、非常にハードウェアに集中的である。しかしながら、定数が２のべき乗に限定される場合、乗算は左にシフトする動作で実現されてもよいし、かつ整数除算は右にシフトする動作で実現されてもよい。述べられたディジタルＰＩＤ制御回路では、積分分岐および微分分岐の両方の重みづけのための４つの外部的にプログラム可能な係数が提供される。その選択は、Ｋ＋−１／８．ｌ／１６．１／３２および１／６４、ならびにＫｏ”−０，１，２および４であつた。

ＫＰは、所望の場合、他の値をとることもできるが、１と等しい、に、−０の場合、制御装置は比例積分（ＰＩ）フィードバック制御のみで動作する。この特性は、閉ループシステムでの微分制御の効果を検査するのに使用されてｎ番目のスイッチングサイクルで使用されるべき量子化されたデニーティ比値は、３つの制御分岐の出力の重みづけされた和によって与えられる。

ｄｒｌ−ｅｒｌＫＰ＋ＹｒｌＫＩ＋ＸｏＫＤ量子化されたデユーティ比ｄ。は、常に正の数でなければならないし、かつＭビット２進数によって表わされる。

オーバフロー／アンプフロー検出および修正が、ｄＮを、アンダフローが起こった場合０に、かつオーバフローが起こった場合２″°１の最大値に設定するのに使用される。ｎ番目のサイクルの間、電力スイッチングトランジスタの実際のデユーティ比Ｄ１１は、デユーティ比が０ないし１の範囲であってもよい（すなわち、変換器が隔離なしにステップダウン変成器を供給する）単相電力変換器と仮定するならば、一方の電力トランジスタは、他方の電力トランジスタが活性状態である全スイッチングサイクルの間、オフでなければならない二相構成では、個々の電力トランジスタの実際のデユーティ比は上述の値の半分である。

高速同期ディジタルカウンタが、電力スイッチングトランジスタのための駆動波形を発生するのに使用される。ディジタルカウンタもまたＭビット幅でなければならず、かつ電力トランジスタがターンオ、フされてもよいスイッチング周期内に、２Ｍ均等に間隔づけられた離散点を提供する。

単相電力変換器では、ディジタルカウンタが０にロールオーバするごとに、電力トランジスタがターンオンされる。

二相変換器では、ディジタルカウンタがＯにロールオーバするごとに、代替の電力トランジスタがターンオンされる。

ディジタルカウンタがｄ。の値と等しいカウントに達したとき１電力トランジスタがターンオフされる。ｄｒｌが特定のスイッチングサイクルの間０の値を有するならば、電力トランジスタは全サイクルの間オフのままであるであろう。

示されたシステムでは、量子化されたデユーティ比がｄ７が（１０進法で）Ｏないし２５５の範囲にあるのを可能にするのに、８ビツト２道表示が使用される。

対応するデユーティ比分解能は、単相システム内でおよそ０．４％である。

この発明で使用された電力変換器は、多くの特定的な機能を実行してもよい。これらの機能は、出力電流制限、ソフトスタート、不足電圧ロックアウト、過電圧シャットダウン、および電力マスタクリア表示を含んでもよい。電力変換器の出力電流は、ディジタル誤差入力信号をＰＩＤ制御装置にダイナミックに変更することによって制限されてもよい。電圧変動率を提供するために、Ａ／Ｄ変換器からのディジタル誤差が、マルチプレクサを介してＰＩＤ制御装置に送られる。電流しきい値検出器は、電力変換器の各出力の間、電流をモニタする。

サンプリングの瞬時に過電流入力のいずれかで論理ハイと規定された、過電流状態が万が−起こった場合、マルチプレクサはディジタル誤差を負の定数と置換するであろう。

次いで、デユーティ比は、出力電流が正常範囲に戻るまで各スイッチングサイクル減少される。一度出力電流が減少されると、制御装置はディジタル誤差信号に応答し、かつ出力電圧を調整しようと試みるであろう。これは、（負荷インピーダンスが小さすぎる場合）再びデユーティ比が減少されることになるであろう過電流状態が再発生されることを引き起こす。なぜならば、制御装置は電流リブルレギニレータとして作用しているからである。次いで、電流制限定数が、電流リプルの形および周波数を制御するのに使用されてもよい。

電力変換器がパワーアップされるとき、ソフトスタート入力は、マルチプレクサの作用を介してＰ　Ｉ　Ｄ＠御装置の構成を非常に遅速の開ループ積分器のそれに変更するであろう、フリップフロップを設定するであろう。比例および微分分岐が制御ループから除去され、かつ積分重みづけ係数が、典型的に１１５１２の値を有する付加定数に、で乗算される。これは、デユーティ比および出力電圧が遅い速度で増分することを引き起こすであろう。電力変換器の出力電圧がディジタル誤差増幅器のしきい値電圧よりも小さい場合、ディジタル誤差は定数ｅｆｆｌ　Ａ　Ｘになるであろう。

デユーティ比が連続変数であると仮定すると、ソフトスタートの間、成るサイクルから次のものへのデユーティ比の変更は、ｄｆｆｉ＋Ｉ　−ｄｒｌ　−ｅｗａ　Ｑ　Ｘ　ＫＩ　Ｋｌである。

デユーティ比が量子化変数であるので、上述の方程式の右辺の逆数は、１単位だけデユーティ比を増分するのに必要とされるスイッチングサイクルの数を与える。結局、電力変換器の出力電圧はディジタル誤差増幅器の能動領域に上昇するであろう。ディジタル比較器によって検出されたように、ディジタル誤差がその最大値から変更するとき、元のＰＩＤ制御ループが復元されるであろう。ディジタル誤差は出力電圧の直接的な測定に対応するので、別のディジタル比較器もまた電力マスタクリア信号を発生するのに使用されてもよい。

電力変換器の入力電圧および出力電圧の両方をモニタするようにセンスラインを使用することによって、不足電圧ロックアウトおよび過電圧シャットダウン能力がディジタル制御装置に付加されてもよい。入力電圧が低すぎたり、または出力電圧が高すぎたりする場合、制御装筺内のレジスタのすべてが、デユーティ比をＯに維持するようにクリアされるであろう。適当なセンスラインによって検出されたように、一旦誤りのある状態が除去されると、電力変換器がソフトスタートモードで再び始動するであろう。

述べられた実施例の設計目標は、９５Ｖから２０５ｖへと変動するであろう調整されない直流源から、４０Ａｍｐ６までの電流での調整された５ｖ直流出力を与えることである。電力変換器のスイッチング周波数が、ディジタルＰＩＤ制御装置を駆動するように４０ＭＨｚクリスタル発振器の選択によって１５６．２５ＫＨｚに設定された。

この発明のディジタル制御された電力変換器１０の単相形が、第１図の全ブロック図を参照することによって述べられる。直流スイッチングレギニレータ１２は、ダイオード２３を介して負荷抵抗器７６にわたって電圧パルスを与える。負荷抵抗器７６にわたりて発生される信号は、差動増幅器１８の反転入力端子に供給される。増幅器１８の非反転入力端子２０は、電圧基準源に結合される。したがって、負荷抵抗器７６にわたる電圧と基準電圧２０との差に比例する増幅器１８からの出力が存在するであろう。増幅器１８の出力は、入来パルスをストアするサンプルホールド回路２２に結合され、そのためそれらの入来パルスは、アナログ−ディジタル（Ａ／Ｄ）変換器２４によって、増幅器１８に結合される入力信号の振幅を表わすディジタル信号に変換されるであろう。

Ａ／Ｄ変換器２４の出力は、多重ラインバス２５上にディジタル誤差信号を与える。負荷抵抗器７６にわたつて発生される電圧の大きさに直接的に比例するバス２５上のディジタル信号は、ディジタル乗算回路３０に供給される。

この分岐は比例分岐と称される。なぜならば、この分岐内で発生された信号は、抵抗器７６にわたる実際の電圧と基準電圧との差に比例するからである。乗算回路３０は、バス２５上の信号と重み因子として比例誤差信号に役立つ乗法因子Ｋｒとを乗算するのに用いられてもよい。

Ａ／Ｄ変１に器２４からのディジタル信号もまた、一群のライン３２上で離散積分器３４に供給される。ライン３２上のディジタル信号の値は、端子２０上の所望の基準電圧と、負荷抵抗器７６にわたつて発生される実際の基準電圧との差に比例する電流入力誤差信号を表わす。離散積分器は、離散積分器３４内にストアされる、前の誤差信号の和にライン３２上の電流誤差信号を加算し、かつライン３６上の積分された誤差和分信号を乗算回路３８に与える。乗算回路３８は、ライン３６上の和分信号と積分因子定数に夏とを乗算する。

Ａ／Ｄ変換器２４からの出力信号もまた、システムの第３分岐内のライン４０上で離散微分器４２に与えられる。

離散微分器４２は、前のサンプリングサイクルからの誤差信号の値をストアし、かつそれを電流誤差信号の値から減算し、ライン４４上の微分された誤差信号を乗算回路４６に与える。乗算器４６は、ライン４４上のディジタル信号と微分重み因子に、とを乗算する。因子ＫＰ、Ｋｌおよびに、は、最も効果的な態様で誤差電圧信号を減少するように独立して変えられてもよい。

離散微分器の分岐が、ループ内でダイナミック誤差を最小にするように与えられる。他方では、離散積分器の分岐が、スタティックなまたは定常状態の誤差を減少させる。

積分乗算因子に１および微分乗算因子ＫＤの両方を提供することによって、電力変換器は、ループの優れたスタティック性能と優れた動的性能との満足な妥協を達成することができる。

乗算回路３０の出力は、ライン４８上で和分回路５４の１人力に与えられる。乗算回路３８および４６の出力は、同様にライン５０および５２上でディジタル和分回路５４の第２および第３の入力に与えられる。これらの信号のディジタル化された和は、ライン５６上でディジタル比較器５８の１組の入力に結合される。

安定発振器回路６０は、比較器５８の第２の組の入力に出力を与えるカウンタ６２に結合される。第２の比較器６４もまた、カウンタ６２の出力カウントを受取るように結合された１組の入力を有し、かつ比較器６４の別の組の入力は、０カウントのディジタル表示を受取るようにライン６６上で結合される。

比較器５８の出力は、ライン６８上で（従来のフリップフロップであってもよい）ラッチ７２のリセットまたはＲ端子に供給され、比較器６４の出力はラッチ７２のセット７０またはＳ入力端子に供給される。ラッチ７２の出力は、ライン７４上で、フィードバック制御信号としてスイッチングレギニレータ１２に再び供給される。こうして動作の際に、カウンタ６２内のカウントが０であるとき、ラッチ７２はセットされるであろうし、かつ和分回路５４によって供給されるライン５６上のディジタル信号の値とカウンタ６２内のカウントが等しくなるまでセットされたままであるであろう。これらの値が等しいとき、ラッチ７２は、ライン６８上の比較器からの出力によってリセットされ、かつライン７４上のラッチの出力は状態を変える。ラッチ７２がセット状態であるままの時間を制御することによって、スイッチングレギニレータ１２のデユーテイサイクルは、スイッチングレギニレータ１２の出力振幅と所望の基準電圧との差の関数として調整される。この発明では、ディジタル比例積分微分フィードバック制御の利点をも組入れる正確なディジタル量子化された態様で、これが達成される。

この発明に従って構成された電力変換器のより詳細な表示が、単一の出力位相の代わりに８出力位相が発生される第３図ないし第１２図に示され、かつｊ！ｉ１図に関連した上述の構造はなおも応用可能である。第３図ないし第５図および第７図ないし第１１図は、各々ｒａＪおよびｒｂＪの小文字表示から構成される。

第３ａ図および第３ｂ図は、この実施例の基礎タイミング信号を発生する８ビツト４位相クロック発生器を示す。第３図のクロック発生器によって与えられたクロック位相は、（第４図および第５図に示された）フリップフロップの周波数対によって再び除算され、そこで、第３図の４クロック位相の各々が合計８クロック位相のための２出力位相を提供するように、各フリップフロップが特定のクロック位相と関連している。

安定発振器６１が、タイミング信号の発生を開始する。

発振器６１の出力は、インバータ６３を介して遅延ライン６５に結合される。遅延ライン６５は第１のタップ６７を有し、それは、カウンタ６９ないし７１時間が増幅器６３の出力によってクロック動作される後で安定化させるのを可能にする、予め定められた遅延の後で、出力信号を与え馴２のタップ７３が遅延ライン上に与えられ、そのためタップ６７および７３に生じる信号の組合わせは、排他的ＯＲゲート７５を介して結合される出力パルスの幅を決定する。

排他的ＯＲゲート７５の出力は、タップ６７または７３の１つのみがＨＩＧＨレベルにあるときに生じるパルスの形で、ライン７６上に結合される。入力信号が遅延ライン６５に沿って下方に通過するとき、タップ６７は初めにＨＩＧＨレベルにあるであろうし、タップ７３はＬＯＷレベルにあり、それは出力ライン７６上でｍｌのパルスの発生を開始する。信号が遅延ラインに沿うで下方に進行すると、タップ６７および７３の両方の上の信号がＨＩＧＨレベルにあるであろう点に到達され、かつ次いで、排他的ＯＲゲート７５の出力がＬＯＷレベルにまで降下する。ラインに沿って下方への信号のさらに他の進行は、タップ６７がＬＯＷレベルにあることを結果と七でもたらし、かつ増幅器６３によって供給された各入力端子分ごとにライン７６上の第２の出力パルスの発生を引き起こす、タップ７３がＨＩＧＨレベルにあることを結果としてもたらす。こうして、ライン７６上の出力パルスは、インバータ９３の出力に生じるパルスの周波数の２倍で生じるであろう。

タップ６７上に生じる信号もまた、インバータ７８を介してライン８０に、インバータ６３の出力と同じ周波数で結合される。ライン７６上の信号はラッチ８２のためのクロッキング入力として使用され、そのため、ライン７６からのクロック入力がＬＯＷレベルからＨＩＧＨレベルに変化するごとに、Ｄｏが最下位ビットを表わし、かつり、が入力ライン８０および８８ないし１００上の最上位ビットを表わす、Ｄｏ−Ｄ、と示された入力がサンプルされるであろう。

インバータ６３の出力は、ライン８４および８６上でカウンタ６９および７１のクロック端子に与えられる。それぞれクロック信号ＱｏないしＱ、を受取るカウンタ出力ライン８８．９０．９２および９４が、一連のクロックパルスを与える。Ｑｏ倍信号、増幅器６３からのパルスの周波数の２分の１で生じ、かつラインＱ、ないしＱ、の各々は、その上のラインに生じるクロック信号の反復速度の２分の１でタイミングパルスを与える。同じ態様で、カウンタ７１のライン９６．９８．１００および１０２の上の出力信号は、各々、そのすぐ上のラインに生じるタイミング信号速實の２分の１で生じる。こうして、たとえば、発振器６１が２０ＭＨｚで動作される場合、ライン７６上の信号は４０ＭＨｚであり、ライン８０上の信号は２０ＭＨｚであるであろう。対応して、ライン８８上の信号は７８．　１２５ＫＨｚであるであろう。

カウンタ６９および７１の出力ライン８８−１０２は、ラッチ８２の入力Ｄｏ− Ｄ、に結合される。出力ライン１４２−１５６上に生じる出力信号Ｑｏ−Ｑｔは、ライン１４２上のクロック信号が最も遅い速度の状態で、８クロッキング信号を与える。たとえば、２０ＭＨｚ発振出力では、ライン１５６上のクロックタイミング信号は１５６．２５ＫＨｚのクロック速度で生じるであろう。ライン１０２上の７８．１２５ＫＨｚ信号は、ＣＬＡ８信号としてライン上に発生される。

ライン１５４．１５６および１０４は、群をなし、かつ４位相クロックの１つの位相を形成するクロック位相大信号として示された一群の信号から構成される。

ライン１４２−１５２上の信号は、その比較的高い周波数のため、特定のクロック位相に特定的には付与されない。

カウンタ７１の出力ライン９８．１００．および１０２は、演算・論理装置（ＡＬＵ）１１２．１１４および１１６のそれぞれのＡ　ｇ　ｓ　Ａ　＋およびＡ２ラインにそれぞれ結合される。図の空白の三角形によって示されたように、これらのＡＬＵのＡ、入力はすべてＬＯＷレベルに結合される。（図の空白の四角形によって示されたように）ｓＢＱｓＢ、およびＢ２人力はすべてＨＩＧＨレベルに結合され、Ｂ、入力はＡＬＵ１１２のためのＬＯＷレベルに結合される。ＡＬＵのＢ、およびＢ、入力はＬＯＷレベルに結合され、そのＢ、およびＢ２人力はＨＩＧＩＩＩレベルに結合される。ＡＬＵ１１６のためＢ、およびＢ２人力はＨＩＧＨレベルに結合され、Ｂ、およびＢ、入力はＬＯＷレベルに結合される。桁上げ人力ｓ　Ｃ＋　Ｎは、すべてＬＯＷレベルに結合される。したがって、ＡＬＵ１１２は、Ａｏ％Ａ、およびＡ２人力上の信号によって表わされた数にディジタル７を加算するであろう。同じ態様で、ＡＬＵ１１４は、ＡＯないしＡ２端子上の入力の値に６を加算するであろうし、かつＡＬＵ１１６によって５のカウントが加算されるであろう。ＡＬＵ装置１１２によってもたらされた加算の効果は、ライン１２２．１２４および１２６上に一連の出力クロックパルスを与えることであり、それらは、ライン１５４．１５６および１０４上の信号と同じ持続時間およびタイミングを有するが、しかしライン１５６によつて与えられた信号と関連して９０′″だけこれらの信号からすぐに置換される。

ライン１２２および１２４上のＡＬＵ１１２のためのＳＯおよびＳ、出力信号は、ライン７６に結合されるライン１２０上の信号によってクロック動作されるサンプリングラッチ１１８に、Ｄ、およびり、入力信号として供給される。ＡＬＵＩ　１２からのＳ２信号は、ＣＬＢ８と示されるクロック最低周波数信号クロック位相Ｂとして直接にライン１２６に供給される。ＡＬＵ１１４からのＳｏおよびＳ、出力信号は、ライン１３０および１３２上でラッチ１８のＤ２およびり、入力に供給される。ライン１３４上のＡＬＵ１１４からのＳ２出力は、ＣＬＣ８と示される最低周波数クロック位相Ｃ信号として利用される。ＡＬＵ１１６のＳｏおよびＳ、出力は、ライン１３６および１３８上でラッチ１１８のＤ４およびＢ１人力に供給される。ライン１４０上のＡＬＵ１１６からのＳｓは、ＣＬＤ８と示される最低周波数クロック位相り信号として利用される。したがって、第３図のクロック回路は４クロック位相を提供し、その各々は１クロック位相に多重クロック信号を供給する。

ＣＬＢ６およびＣＬＢ７信号はライン１５８および１６０に供給される。ＣＬＣ６およびＣＬＣ７信号はライン１６２および１６４に供給され、ＣＬＤ６およびＣＬＤ７信号はライン１６６および１６８に供給される。

電力変換器が最初にターンオンされるとき、直ちにシステムにＣＬＥＡＲ信号を発することが望ましい。これは、電力変換器時間内の臨界的な位置の電圧が安定化し、かつ制御部分が過渡的状態を無視することを可能にする、予め定められた時間が経過するまで、制御回路が動作を開始しないことを保証する。これはＡＮＤゲート１７０で達成され、その一方の入力は永久にＨＩＧＨレベルに結合され、かつ他方の入力は抵抗器１７４およびキャパシタ１７６の接合点に結合される。キャパシタは、その他方端で端子１７７における接地に接続され、抵抗器は端子１７８にある正の電圧源に結合される。

回路のＲＣ定数によって決定される予め定められた時間遅延の後で、ＡＮＤゲートの第２の入力端子はＨＩＧＨレベルにあり、かつＡＮＤゲートはライン１８０上で）ＩＩＧＨ信号を発するであろう。他の入力およびＡＮＤゲート１８６に接続されるライン１９２および１９６がＨＩＧＨレベルにあると現在仮定すると、ライン１８４もまたＨＩＧＨレベルになるであろう。こうして、電力が変えられるとき、述べられた実施例のＣＬＥＡＲ信号が生じ、またしたがって、ライン１８４は初めにＬＯＷレベルにあるであろう。予め定められた時間遅延に引き続き、ライン１８４上の初期のＬＯＷレベルＣＬＥＡＲ信号が開放される。

電力変換器への入力電圧が特定の量以下に降下するときはいつでも、不足電圧ロックアウト比較器１９０の出力は、ＬＯ’Ｗレベルを供給するようにライン１９２上で結合される。その入力端子９１上の入力電圧がしきい値よりも低い場合、ライン１９２上の比較器１９０のＬＯＷレベル出力信号は、ＡＮＤゲート１８６がライン１８４上にＬＯＷレベルＣＬＥＡＲ信号を供給するようにさせる。

入力端子１９５に供給された従来の感知回路によって出力電圧がモニタされる、過電圧比較器１９４もまた使用されてもよく、そのため、出力電圧が、電力変換器によって与えられる出力のいずれかのための調節性の範囲外にあるレベルにまで上昇する場合、過電圧の際に、ライン１８４上のＣＬＥＡＲ信号を発生するであろうライン１９６にＬＯＷ信号が与えられるであろう。

第４ａ図および第４ｂ図の回路は、出力位相０，１．４および５のための電力変換器のデユーティサイクルを制御し、第５ａ図および第５ｂ図の回路は電力変換器の出力位相２．３．６および７を制御する。ライン１２６上のクロック位相ＣＬＢ８はフリップフロップ２００のＪ入力端子に直接結合され、かつインバータ２０２を介してフリップフロップ２０４のＪ入力に結合される。Ｊ−にフリップフロップ２００の出力は、Ｏクロック出力位相のデユーティサイクルを制御するように利用され、フリップフロップ２０４の出力は、出力位相４のデユーティサイクルを制御するのに使用される。ライン１３４上のクロック位相ＣＬＣ８は、位相１および５のデユーティサイクルと関連している。第５図のライン１４０上のクロック位相ＣＬＤ８はクロック位相２および６と関連し、かつライン１０４上のクロックＣＬＡ８はクロック位相３および７に関連している。

出力位相の各々のための回路の構成および動作は同じであるので、デユーティサイクル０および４と関連する第４図に示された回路の部分のみがここで特定的に述べられる。

最高周波クロック信号ビットは、すべての４クロック位相と共通のライン１４２ −１５２上の「最下位６０（ｌｅａｓｔ　６０　５１ｇｎ１ｆｉｃａｎｔ）Ｊタイミング信号（すなわち、それらは最高の反復速度を有する信号である）である。それらの信号は、ライン１４２−１５２上で多重人力ＮＡＮＤゲート２０６の入力に供給され、その出力はライン２０８上のクロッキング信号としてラッチ２１０に結合される。ライン１５４および１５６上のＣＬＡ６およびＣＬＡ７信号もまた、入力信号としてＮＡＮＤゲート２０６に供給される。サイクルの端部を示し、または、′１ｓ４図および第５図のフリップフロップによって制御される８個のスイッチングレギニレータの各々によって、完全な出力パルスが供給された、２５５のカウントが到達されるとき、ＮＡＮＤゲート２０６のａカはハイ論理レベルにあるであろう。

ライン２０８上のクロッキングとして供給されるということに付は加え、ＮＡＮＤゲート２００の出力は増幅器２１２および２１４によって２倍に反転され、かつクロックとしてフリップフロップ２００および２０４に供給される。

各サイクルの端部で、カウントが２５５に到達するとき、フリップフロップ２００および２０４は、Ｑ出力端子２１６および２２０上に交番のＨｌにＨレベルを提供するようにトリガされる。なぜならば、これらのフリップフロップのに入力は永久にＨＩＧＨレベルに結合されるからである。

フリップフロップ２００のＱ端子２１６およびＱ端子２１８上の、ならびにフリップフロップ２０４のＱ端子２２０およびＱ端子２２２上の出力レベルは、交互に代わり、そのため、フリップフロップ２００および２０４の一方のＱ端子上の出力がＬＯＷレベルからＨＩＧＨレベルへと切換わるとき、他方のＱ端子上の出力はＨＩＧＨレベルからＬＯＷレベルへと切換わるであろう。フリップフロップ２００および２０４がＨＩＧＨレベルに留まる持続時間は、次に述べられる態様で制御される。

ＮＡＮＤゲート２０６に接続されるすべての入力もまた、排他的ＯＲゲー）２２４−２３８の１つの入力に接続される。これらの排他的ＯＲゲートの各々の他方の入力は、出力Ｑｏ　Ｑフの１つによってラッチ２１０からライン２３ｇ−２５２上に与えられる。サンプリングラッチ２１０への入力ライン２５４−２６８は、手動的に操作されたスイッチまたは自動制御エレメントによって、電力変換器を制御するように選択されたパルスデューティサイクルを表わすディジタル信号ビットＰＩＤ、−ＰＩＤ、である。排他的ＯＲゲート２２４−２３６の出力のすべてもまた接続されるＮＡＮＤゲート２７０に関連したこれらの排他的ＯＲゲートは、ディジタル比較器として役立つ。ライン１４２−１５６上の信号ＣＬ、− ＣＬｓ、ＣＬＡ、およびＣＬＡ、がライン２３ｇ−２５２上の信号と整合する場合、排他的ＯＲゲート２２４−２３６のすべての出力は、ライン２７２に与えられるＮＡＮＤゲート２７０からのＬＯＷレベル出力をもたらすＨＩＧＨレベルに進むであろう。

ライン２７２は、その出力信号をフリップフロップ２００および２０４の能動ＬＯＷクリア端子にそれぞれ結合されるＡＮＤゲート２７４および２７６に与える。ＡＮＤゲート２７４および２７６の各々の他方の入力は、クリアライン１８４によつて与えられる。ライン１８４上のＬＯＷレベルクリア信号が起こる際に、または所望のパルスデューティサイクルと実際のパルプニーティサイクルを表わすディジタル信号の間に均等性があることを示すＮＡＮＤゲ−）２７０からの出力が起こる際に、フリップフロップ２００および２０４がクリアされる。フリップフロップ２００および２０４は、出力位相０および４のための所望のデユーティサイクルを提供する。同じ態様で、縦続ラッチ（ｃａｓｃａｄｅｄ　１ａｔｃｈ）２７８が存在し、その入力はライン２３８−２５２に結合されて、所望のパルスデューティサイクルを表わす入力信号として出力ビットＱｏ−Ｑｔを受取る。第４図の残余の回路は前に上で述べられたそれと同じであり、かつ位相１および５のためのデユーティサイクルの制御をもたらすのに使用される。第５図では、デユーティサイクル２および６を制御するためのさらに他の縦続ラッチ２８０、ならびにデユーティサイクル３および７を制御する別の縦続ラッチ２８２が存在する。

再び第４ａ図のＮＡＮＤゲート２７０を参照すると、排他的ＯＲゲート２２４− ２３６のすべてがＨＩＧＨレベル出力を有するときはいつでも、ＮＡＮＤゲート２７０の出力は論理ＬＯＷレベルにあるであろうということが注目される。初期のパワーオンクリア信号が発生された後、ＡＮＤゲート２７４および２７６に与えられたライン１８４上のクリア信号は一定のＨＩＧＨレベルにあるので、ライン１４２−１５６上のタイミング信号とラッチ２１０の出力との比較は、フリップフロップ２００および２０４がクリアされることを可能にするＬＯＷレベルに進むＮＡＮＤゲート２７０の出力を結果としてもたらす。ラッチ２１０の出力（能動ＬＯＷ）での全比例積分微分信号が、ライン１４２−１５６に与えられた適当なタイミングＨＩＧＨレベル信号と等しいとき、これは起こる。電力変換器サイクルの端部での２５５のカウントの到達の際、ＮＡＮＤゲート２０６はインバータ２１２および２１４を介してフリップフロップ２００および２０４にクロッキングパルスを供給し、それは、それらが、次のサイクル周期のおよび交互の出力位相の使用の準備に状態を変えることを引き起こす。

先行サイクルからのディジタル誤差信号が、微分誤差信号と呼ばれるディジタル誤差信号から減算される第６図に、システムの離散微分器が示される。第６図の微分器はサンプリングラッチ３００を含み、「ラッチ１」と示される、それへのクロッキング信号はライン３０２上に供給される。

この信号は第１１図に示された回路から誘導され、かつ微分誤差出力が適当な時間で発生されることを保証するようにタイミングがとられる。第１ａ図のＡ／Ｄ変換器２４から誘導されるライン３０４上のディジタル信号は、２の補数の誤差信号の８ビツト表示である。ライン１８４上のクリア信号もまた、ラッチ３００に供給される。

前のサイクルからのライン３０４上の入力誤差信号ビットが、ラッチ３００内にストアされる。出力ライン３０６上に供給されたラッチ３００の出力ビットはインバータ３０８によって反転され、かつＡＬＵ３１０および３１２のＡｏ−Ａ、入力に送られる。ＡＬＵ３１０の桁上げ入力、ＣＩ−は端子３１４でＨＩＧＨレベルに結合され、かつＡＬＵ３１０の桁上げ出力、Ｃｏｇｔはライン３１６上でＡＬＵ３１２の桁上げ入力ＣＩＮに結合される。前のサンプリング周期の間のスイッチングデニーテイ比誤差信号を表わすＡｏ　−Ａ、入力端子上の８ビツトを受取る減算器として、２個のＡＬＵ３１０および３１２が作用する。ライン３０４上のＥＲＲＯＲｏ−ＥＲＲＯＲｙもまた、ライン３２０および３２２上で、ＡＬＵ３１０および３１２から構成される減算器のＢｏ−Ｂ、入力端子に供給される。減算器の出力は、離散微分誤差値を表わす９ビット信号である。

４個の最下位ビットがライン３２４上で結合され、かつ４個の最上位ビットがビットＤＩＦＦ、−ＤＩＦＦ、とじて出力ライン３２６上に供給される。減算処理の際に借りが起こった場合、ライン３２８はＤＩＦＦ６ＴｉｌＧＨ出力信号ビットを提供する。

述べられた実施例に用いられる離散積分器は、ラッチ３４０および３４２を使用する第７ａ図および第７ｂ図に示される。次により詳細に述べられるであろう態様で、第９図に示された回路内で発生されるライン３４４上の「ラッチ２」タイミング信号によって、ラッチがクロック動作される。ライン３０４上のディジタル誤差信号ビットＥＲＲＯＲＯ−ＥＲＲＯＩｈ　もまた、ＡＬＵ３４６．３４８．３５０および３５２の入力に供給される。ＡＬＵ３４６の桁上げ入力は、ＬＯＷ論理レベルに接続される。ＡＬＵ３４６．３４８および３５０の桁上げ入力は、それぞれライン３５６．３５８および３６０上で、図の中にある、より低い次のＡＬＵの桁上げ入力に結合される。したがって、ＡＬＵ３４６−３５２は１６ビツト加算器から構成される。

ライン３６２上の最上位誤差ビットＥＲＲＯＲ１は、ＡＬＵ３４３のＡ、入力の最上位ビットに結合され、かつＡＬＵ３５０および３５２のＡ、−Ａｓ入力のすべてに結合される。ライン３６２上の信号は、２の補数表記法で誤差信号の符号を表わす。ライン３６２をＡＬＵ３５０および３５２の入力Ａ、−Ａｓに接続する理由は、８ビツトの電流サンプリング周期の誤差信号が、離散積分器からの１６ビツト出力信号を与えるように先のサンプリング周期誤差信号で加算されてもよいように、符号ビットを拡張することである。

誤差和信号の最低のオーダの８ビツトが、ＡＬＵ３４６および３６６の５ｏ−Ｓ、出力からライン３６４および３６６上のラッチ３４０のＤｏ−Ｄ、入力に結合される。最高のオーダの８ビツトが、入力ライン３６８上でＡＬＵ３５０および３５２のＳｏＳ、出力からラッチ３４２のり。

−Ｄ、入力に結合される。ラッチ３４０の出力は、ライン３７０上でＡＬＵ３４０および３４６のＢ、Ｂ、入力端子にフィードバックされ、ラッチ３４２の出力はライン３７２上でＡＬＵ３５０および３５２のＢｅ　Ｂ、入力端子に戻って結合される。この態様で、電流サンプリング周期からの８ビツト誤差信号は、１６ビツト誤差和信号に加算され、かつその結果の１３ビット最上位ビットの出力が、出力ライン３７４上でＡＬＵ３４６−３５２から供給され、それらはＥ　ＲＲＯＲＳ　Ｕ　Ｍ　、　−Ｅ　ＲＲＯＲＳ　Ｕ　Ｍ　＋　ｓ　ビットである。誤差ビット３ないし１５のみが示された実現で使用される。なぜならば、いかなる数の誤差ビットが、所望の積分された誤差の分解能に従って使用されてもよいが、これは述べられた実施例の所要の誤差分解能を参酌するからである。

第８ａ図および第８ｂ図は、微分誤差信号のための重み因子として用いられるＫＤ微分乗法因子がどのように発生されるのかを示す。拡張的な乗算ハードウェアを避けるために、述べられた実現は、６８の二重「４の１（ｏｎｅ−ｏｆ−ｆｏｕｒ）Ｊデコーダ４００−４１０を使用する。

第６図の出力ライン３２４および３２６ならびに桁上げライン３２８上の９ビット微分器誤差信号が、予め選択されたパターンで、デコーダ４００−４１０の入力に与えられる。Ａｏ−Ａ、と示された端子は４個の入力端子の一群を表わし、その１つは所与の時間で選択されてもよく、端子Ｂ、−Ｂ３は４個の入力端子の別個の群を表わし、再びその１つは所与の時間で独立して選択されてもよい。デコーダ４００−４１０の各々は、デコーダ４００の端子４１２のようなＡ可能化端子を有し、かつ端子４１４のようなり可能化端子を有し、その両方とも能動ＬＯＷ入力である。

Ａ可能化端子およびＢ可能化端子がすべて、Ｓ、とまた明示されるスイッチ４１６に接続される。スイッチ４１６が開いたとき、ＨＩＧＨ論理レベルは電力端子４１７から抵抗器４１９を介してＡ可能化端子およびＢ可能化端子に結合され、かつデコーダ４００−４１０が不能化される。

スイッチを閉じ、かつ接地レベル（ＬＯＷ論理レベル）を端子４２１からスイッチを介してＡ可能化端子に結合することによって、可能化がもたらされる。第１表に記されるように、スイッチ４１６またはＳ、が開くとき、事実上０での乗算である、デコーダ４００−４１０からの出力は存在しないであろう。したがうて、スイッチ４１６が閉じられると仮定すると、Ｂ２とまた示されるスイッチ４１８およびＳ、とまた示されるスイッチ４２０の状態は、第６図の離散微分器からの入力微分器誤差信号に与えられる乗法因子を決定する。

第１表は、スイッチ４１８および４２０が様々な組合わせで開かれまたは閉じられるときの乗法因子を示す。たとえば、スイッチ４１８および４２０（スイッチＳ２およびＳｓ）の両方とも閉じられているとき、１の乗法因子が存在する。スイッチ４１８が閉じられ、かつスイッチ４２０が開かれるとき、乗法因子は２である。スイッチ４１８が開かれ、かつスイッチ４２０が閉じられるとき、乗法因子は４であり、かつスイッチ４１８および４２０の両方が開かれるとき、乗法因子は８である。

入力データのいずれをも実際に移動させることなく、入力信号上の左シフト動作の同等のものを達成するように、出力に転送されるべき入力ラインの特定の組合わせによって、デコーダ４００−４１０によって、乗算が達成される。

第２表は、これが達成される態様を示す。乗法因子は、最右端の列に示される。

対応するＡおよびＢ入力データピットが、「４の１」デコーダ４００−４１０の各々のために記載される。デコーダ４００の入力Ａ、−Ａ、およびＢ２−Ｂ、が、デコーダ４０２の入力Ａ、のように、ＬＯＷ論理レベルに永久に結合される。

スイッチ４１８がすべての装置のＳｏ可能化ラインに結合され、スイッチ４２０はＳ、可能化ラインに結合される。したがって、第２表に示されたデコーダ４００−４１０へのデコーダ入力と、選択された出力ビットＤ、−Ｄ、の相関が、Ｂ６が最上位出力ビットであるとき、選択された乗法因子に、と対応する同等の左シフト乗算を提供するように、スイッチ４１８および４２０で起こり得る様々な出力順列を表わす。

選択された乗法因子で乗算された後、微分器誤差入力信号は、ＡＬＵ４５０．４５２および４５４から構成された加算器回路のＡＱ−Ａ、入力に供給される。第１図の回路による、Ａ／Ｄ変換器２４によって発生される８誤差ピツ）ＥＲＲＯＲｏ−ＥＲＲＯＲｔが、ライン４５７上でＢ。

−Ｂ、入力端子に供給される。ＥＲＲＯＲ？信号が、ＡＬＵ４５２の最上位ビットに、かつＡＬＵ４５４のＢｅ−Ｂ、入力のすべてに結合され、符号ビットをこれらの装置に拡張する。ＡＬＵ４５０−４５４の出力が、１２本の出力ライン４５６上に供給される。これらはＳｏ　−Ｓ、出力から構成され、かつＡＬＵ４５４からＡＮＤゲート４６０に１本の桁上げライン４５８が存在する。引き続き述べられるように、ソフトスタート動作の間を除いて通常ＨＩＧＨレベルにある共通ライン４６２上のＤＰＯ信号によって、ＡＮＤゲート４６０の出力がゲート動作される。ライン４６２がＨＩＧＨレベルにあると仮定すると、ＡＮＤゲート４６０の出力は、比例誤差信号と微分された誤差信号の和分を表わすビットＤＰ　ＳＵＭ、−ＤＰ　ＳＵＭ、　２から構成されるディジタル１２ビツト信号を与える。

第９ａ図および第９ｂ図は、積分器からの誤差和信号の１３個のビットＥＲＲＯＲＳ’ＵＭ、−ＥＲＲＯＲＳＵＭ、１が、積分乗法因子に１を提供するように、予め定められた整数で除算されるシステムの別の部分を示す。第９図には、５個の二重「４の１」デコーダ４７０−４７８がある。Ａ端子４８０のようなＡ可能化端子および端子４８２のようなり可能化端子が、ＬＯＷレベルに永久に結合され、そのためそれらは永久に可能化される。２個の選択スイッチ４８４および４８６　（Ｓ＋およびＳ２とまた示される）が、選択制御入力ＳＯおよびＳ、に与えられたレベルに従って所望の「４の１」コードを選択するのに使用される。第３表は、右シフトまたは除算関数と等価である２個のスイッチ４８４および４８６で得られてもよい積分除算因子の様々な組合わせを示す。第４表は、選択された出力ビットＥ＠−Ｅ、Ｉと、Ｅ４．が最上位出力ビットであるデコーダ４７０ −４７８へのデコーダ入力との相関を提供する。

所望の除算関数が得られた後で、「４の１」デコーダ４７０−４７８の出力は、入力として４倍の「２の１」デコーダ４８８および４９０に結合される。デコーダ４８８および４９０の可能化端子４９２のような可能化端子が、ＬＯＷレベルに永久に接続され、そのためそれらは永久に可能化される。デコーダ４７０−４７８によって与えられる８最下位ビットが、「４の１」デコーダ４８８およヒ４９Ｏに供給される。デコーダ４７８からの、９番目の有効ビットＩＳＵＭａおよび１０番目の有効ビットＩＳＵＭ、が、ＯＲゲート４９４に結合される。ライン４９６上の９番目の和分ビットＩＳＵＭ６もまた、ＪＫフリップフロップ４９８０入力に結合される。第１０図に示されるシステムの部分から誘導される「ラッチＯ」信号は、ライン５００上のクロッキング信号としてフリップフロップ４９８に供給され、かつ第２のフリップフロップ５０２にもまた供給される。ＯＲゲート４９４０８力は、フリップフロップ５０２のＪ入力端子に結合される。フリップフロップ４９８および５０２の両方ともが、共通のクリアライン１８４上のクリア信号によってクリアされるが、これはこのライン上の信号がＬＯＷレベルにあるときに起こる。

十分な時間で電力が上昇された後、クリアライン１８４上の信号がＨＩＧＨレベルにあると仮定すると、ライン５０４上のＨＩＧＨレベルＩＳＵＭ、信号の発生が、フリップフロップ５０２のＪ端子へのＨＩＧＨ入力およびに端子への反転入力を引き起こす。Ｋ端子での円によって示されたように、フリップフロップ５０２のに入力がＬＯＷレベルで活性状態であるので、フリップフロップ５０２のＱ出力はＨＩＧＨレベルに進み、それは、デコーダ４７０−４７８からの誤差和分信号を供給するラインよりも、ライン５０６上のフリップフロップ４９８のＱ出力に接続される入力端子の選択をもたらす。ライン４９６上の信号がこのときＬＯＷレベルにある場合、フリップフロップ４９８はリセットされ、かつＨＩＧＨレベルは、ライン５０６上でデコーダ４８８および４９０上のこのラインに接続される入力のすべてに与えられるであろう。ライン５０４上の信号がＨＩＧＨレベルにあり、かつライン４９６上の信号がＬＯＷレベルにある状態は、正のオーバフローが起こったことを示す。なぜならば、正のオーバフローが起こるとき、ライン４９６上の符号ビットまたは最上位ビットがＬＯＷになるであろうし、かつデコーダ４８８および４９０のすべての入力は次いでＨＩＧＨレベルが供給されるであろうからである。

負の数のオーバフローまたはアンダフローが起こる場合、ライン４９６上のＩＳＵＭ、ビット信号は、ライン５０４上のＩＳＵＭ、ビット信号と同様に１１１１０Ｈレベルに進む。

これが起こったとき、フリップフロップ４９８はそのＱ出力がＬＯＷレベルに進むように切換えられる。なぜならば、ライン４９６上のＩＳＵＭ、ビットが、フリップフロップ４９８のＪ入力端子および能動ＬＯＷ　Ｋ入力端子の両方に与えられるからである。それによって、ＨＩＧＨレベルはライン５０６上でデコーダ４８８および４９０の入力に与えられる。こうして、アンダフローが起こった場合、デコーダ４８８および４９０の入力のすべてにおいてＬＯＷレベルが提供される。

二重の「４の１」デコーダ４７０および４７８への誤差和分入力信号ＥＲＲＯＲＳＵＭ、−ＥＲＲＯＲＳＵＭ、２が２の補数の書式である場合、デーコダ４８８および４９０からのライン５０８および５１０上の出力和分信号は、もはや２の補数の書式にはない８ビツト２進数である。

オーバフローまたはアンダフロー状態がない限り、ライン５０８および５１０上のＩＳＵＭ桁は、選択された除算因子で除算された誤差和ビット３ないし１５を表わす。しかしながらオーバフローが起こりだ場合、ライン５０８ないし５１０のすべては、２５５のカウントと等価のＨＩＧＨレベルになる。対応してアンダフローが起こりた場合、ライン５０８および５１０のすべては、０のカウントを表わすＬＯＷレベルにある。

フリップ７０ツブ５０２のＱ出力もまた遅延回路５１２に結合され、その出力はＡＮＤゲート５１４の一方の入力に接続される。ＡＮＤゲート５１４の他方の入力は、第１１図に示されるシステムのソフトスタート位置で発生されるライン３０２上のラッチ１信号を受取る。これらの２つの入力がＨＩＧＨである場合、ＡＮＤゲート５１４はライン３４４上にＨＩＧＨラッチ２出力を与える。積分器がさらに他のカウントを累算するのを防ぐために、オーバフローまたはアンダフロー誤差状態が存在する場合はいつでも、ライン３４４上のラッチ２信号は第７図の離散積分器を抑止するのに使用される。前に述べられたように、ラッチ２信号はクロッキング信号として積分器のラッチ３４０および３４２に作用する。

第１０ａ図および第１０ｂ図は、第９図のライン５０８および５１０から積分和信号、またはＩ　ＳＵＭ、−Ｉ　ＳＵＭ、信号を受取り、かつ第８図のＡＮＤゲート４６０の出力からのライン４６１上に生じる微分比例信号から和分ビットＤＰＳＵＭ、−ＤＰＳＵＭ、　２を受取る電力変換器の一部分を示す。ＡＬＵ５１６−５２２は、８ビット積分和ビットと１３ビット微分比例ビットとを和分するのに使用される。積分和ビットＩＳＵＭｏ−ＩＳＵＭ、０４個の最下位ビットは、ＡＬＵ５１６のＡＤ　−Ａ、入力端子に供給され、４個の最上位ビットＩＳＵＭ、−ＩＳＵＭフはＡＬＵ５１８のＡｏ−Ａ、入力端子に与えられる。微分比例和信号（ＤＰＳＵＭ、−ＤＰＳＵＭ、）の４個の最下位ビットは、ＡＬＵ５１５のＢｅ−Ｂ、入力端子に供給され、かつ次の４個の最下位ビットＤＰＳＵＭ４− ＤＰＳＵＭ、はＡＬＵ５２０のＢ、−Ｂ、入力端子に供給される。ＡＬＵ５１８のＡ入力端子のすべては、ＬｏＷ論理レベルに結合される。最上位ビットＤＰＳＵＭ、　２はＡＬＵ５２２のＢＯ−Ｂｓ入力端子のすべてに結合され、このＡＬＵのＡ。

−人、入力端子のすべてはＬＯＷ論理レベルに結合される。

ＤＰＳＵＭビット１３は、離散および微分誤差信号の和のための符号ビットを表わす。それは、ライン４６３上の第８ｂ図のＡＮＤゲート４６０の最も下方にあるものから供給される。

４個の二重デコーダ５２４−５３０は、予め定められたパターンでＡＬＵ装！５１６−５２０の出力を受取り、それは、Ａ、または最下位ビット、デコーダ５２４の入力に与えられるライン５３０上のＡＬＵ５１６の出力Ｓｏからの最下位ビットから開始する。次の最下位ビットからライン５３２上でデコーダ５２２のＢＯ入力端子に与えられ、かつ次に続く最下位ビットがＡ２出力からライン５３４上のデコーダ５２４のＡ、入力に結合される。次の最下位ビットのためのＡＬＵ５１４のＳ、出力が、ライン５３６上でデコーダ５２４のＢ、端子に供給される。このパターンは、デコーダ５２６および５２８に結合されるＡＬＵ５１８の出力のために繰返される。

端子５３２および５３４に与えられたＬＯＷレベルまたは接地入力が、デコーダ５２４を可能化する。このデコーダのＳｏ大入力永久に可能化され、それによって、デコーダ５２４は、ＡＬＵ５２０および５２２の出力から翼厚されるライン５４６上のＨＩＧＨレベルによって選択されてもよい。ＡＬＵ５２０のＳｏ出力およびＳ、出力はＯＲゲート５３７に結合され、Ｓ２出力およびＳ、出力は別のＯＲゲート５３８に結合される。２個のＯＲゲート５３７および５３８の出力は、第３のＯＲゲート５４０に結合される。同様にＡＬＵ５２２のＳｏ出力およびＳ、出力は、ＯＲゲート５４２に結合される。ＯＲゲート５４０および５４２の両方の出力は、ライン５４６上でデコーダ５２４−５３０のＳＯ選択入力に接続される別のＯＲゲート５４４に結合される。ＨＩＧＨレベルにあるビットＤＰＳＵＭ８−　Ｄ　Ｐ　Ｓ　Ｕ　Ｍ　Ｉ　２のいずれかによつて示されるオーバフローが起るときはいつも、ＯＲゲート５４４は選択ライン５４６上にＨＩＧＨレベルを与える。

選択された乗法因子に、およびに、での乗算を参酌するのに１３和分ビットが使用されるが、ＡＬＵ５２０のＳ。

ビット、または微分比例積分和分信号のいかなるより高いオーダのビットがＨＩＧＨレベルにあるとき、オーバフローが検出されるであろう。ＡＬＵ５２２の１４番目のビットＳ、は、誤差オーバフロー状態が正のまたは負の数と関連しているかどうかを示すのに用いられる。オーバフロー状態が正の数のためのものである場合、ＬＯＷ信号が排他的ＯＲゲート５５０へのライン５４８上で生じるであろう。

排他的ＯＲゲート５５０の他方の入力が、端子５５１でＨＩＧＨレベルに永久に結合される。したがって、ライン５４８上の信号がＨＩＧＥレベルにあるときはいつでも、排他的ＯＲゲート５５０はライン５５２上にＬＯＷ出力を発生するであろうし、かつライン５４８上の入力がＬＯＷレベルにあるときはいつでも、ライン５５２上にＨＩＧＨレベルを発生するであろう。デコーダ５２４−５３０のＡ。

入力およびＢ、入力に接続されるライン５５２上の信号は、すべてのＬＯＷ出力出力信号圧のオーバフローが存在する場合、またほこらの出力ライン上にアンダフローが存在する場合のどちらかで、デコーダ５２４−５３０の出力ライン上にすべてのＨＩＧＨ出力信号が発生することをもたらす。

スイッチ５５４は、閉じているとき装置を自動モードで位置づける手動−自動スイッチであり、そのためＡＬＵ装置５１６−５２２から受取られたディジタル信号が電力変換器を制御する。スイッチ５５４が開いているとき、デコーダ５２４ −５３０は、スイッチＳ？が最上位ビットを示すスイッチ５４６の設定に従って論理レベルを与える。スイッチ５ｏ−ｓ、のいずれかが開いているとき、それらは論理ＨＩＧＨレベルを表わす。スイッチＳｏによって与えられたレベルは、デコーダ５２４のＡ２人力およびＡ、入力の両方に接続され、スイッチＳ、によって与えられたレベルはＢ２人力およびＢ、入力の両方に接続される。対応するパターンが、スイッチ５４６の残余のものと関連して追従される。スイッチ５５４が開いているとき、入力ビットは手動的に操作された５４６から誘導される。

デコーダ５２４．５２６．５２８および５３０の出力は、インバータ５６０を介してラッチ５６２の能動ＬＯＷ　Ｄｏ−Ｉ）を入力端子に供給される。ライン１８４上のクリア信号もまた、ラッチ５６２の能動ＬＯＷクロック入力端子に供給される。ラッチ５６２のＱｏ−Ｑｔ出力は、電力変換器にデニーティ比制御を与えるように、ラッチ２１０１：結合される更新された比例積分微分誤差ビット（ＰＩＤ。

−ＰＩＤフ）を与える。

第１１ａ図および第１１ｂ図・は、差動増幅器１８を示し、それは、端子１９上で差動増幅器１８０反転入力端子に与えられるスイッチングレギニレータの負荷抵抗器にわたって生じた電圧と、電圧源２１によつて端子２０に与えられる基準電圧とを比較することによってアナログ誤差信号を発生する。増幅器１８の出力は、Ａ／Ｄ変換器２４の出力への電圧制限ツェナーダイオード２３にわたってサンプルホールド回路２２に供給される。ライン５６４上でサンプルホールド回路２２の可能化端子に与えられた、かつライン５６６上でＡ／Ｄ２４の可能化端子、に与えられた信号に従って、サンプルホールドはタイミングサイクル内で予め定められた回数。

サンプルホールド回路２２のための可能化信号は、第３図のライン１５６上に与えられるＣＬＡ７クロツク信号である。Ａ／Ｄ変換器２４のための可能化信号は、ＮＯＲゲート５６８および５７０ならびにＡＮＤゲート５７２および５７４を介して発生される。これらのゲートのための入力は、ライン１５６上のＣＬＡ、タイミング信号がら、ライン１５４上のＣＬＡ、タイミング信号から、かつライン１４８−１５２上で発生されたＣＬ３−ＣＬ５信号から誘導される。ＣＬＡ６信号およびＣＬ５信号がＬＯＷレベルにある場合、ＮＯＲゲート５６８はＨＩＧＨレベルにあるであろう。対応して、ＣＬ４タイミング信号およびＣＬ３タイミング信号がＬＯＷレベルにあるとき、ＮＯＲゲート５７０はＨＩＧＨレベルにあるであろう。したがって、ライン１４８−１５４上め信号のすべてがＬＯＷレベルにあるとき、ＡＮＤゲート５７２の出力はＨＩＧＨレベルにあるであろう。次いで、ライン１５６上のＣＬＡ７信号がＨＩＧＨでありかつ他の入力ライン１４８−１５４のすべてがＬＯＷレベルであるとき、ライン５６６上に可能化信号を供給するＡＮＤゲート５７４の出力はＨＩＧＨである。

Ａ／Ｄ変換器２４のＢＯ−Ｂ、出力が、インバータ５７６を介して結合され、そのためＡ／Ｄ変換器２４の出力Ｂ、−Ｂフのすべてがライン５７８上でＮＡＮＤゲート５８０の入力に供給される。ＮＡＮＤゲート５８０の別の入力が、ライン５８２上の永久的ＨＩＧＨレベルに結合される。

最下位ビットＢ、が、ライン５８４上でＡＮＤゲート５８６の一方の入力に結合される。ＮＡＮＤゲート５８０の出力は、ライン５８８上でＡＮＤゲート５８６の他方の入力に結合され、ライン５９０上で、Ａ／Ｄ変換に用いられた最下位ビットを表わす。制御されてもよい基準電圧からの負のおよび正の電圧変化の範囲を示す−１２８から＋１２７へのカウントから、ディジタル化された誤差の値が変化してもよい。たとえば、＋１２７の２の補数のカウントは、４．６４ボルトの正電圧を表わしてもよく、−１２８のカウントは５．３６ボルトの正電圧を表わしてもよく、そこでは、等しい正のおよび負の回遊（ｅｘｃｕｒｓｉｏｎｓ）が、５．００ボルトの名目上の電圧のまわりに検出されてもよい。

Ａ／Ｄ変換器２４のＢ、−Ｂ、出力ビットが、ＡＬＵ５９２のＡ、−Ａ、入力に供給される。ＡＬＵ５９２のキャリーインまたはＣＩＮ端子が、接地またはＬＯＷレベルに接続される。ＡＬＵ５９２のキャリーアウトまたはＣｏｕＴ端子が、ライン５９６上でＡＬＵ５９４のＣＢ端子に接続される。Ａ／Ｄ変換器２４の出力ビットＢ４−Ｂ、は、ＡＬＵ５９６のＡ、−Ａ、入力に接続される。ＡＬＵ５９２のＢｏ　−Ｂ、入力のすべては、論理ＨＩＧＨレベルに接続され、ＡＬＵ５９６のＢ、、Ｂ、およびＢ２人力は、論理ＨＩＧ１１レベルに接続され、ＡＬＵ５９６のＢ（１％Ｂ＋および８２人力は、ＨＩＧＨ’レベルに接続され、かつＢ。

入力はＬＯＷレベルに接続される。ＡＬＵ５９２および５９６から構成される減算器は、０１１１　１１１１からＡ（１−Ａ１入力上に生じる信号の値を減算し、またはＢ入力に供給される値＋１２７を減算する。ＡＬＵ装置５９６の出力は、ライン５９８上のＡ／Ｄ　ＥＲＲＯＲｏ　−Ａ／ＤＥＲＲＯＲｓ　ビットを表わし、Ａ　／　Ｄ　Ｅ　ＲＲＯＲａ　−Ａ　／　Ｄ　Ｅ　ＲＲＯＲ、ビットは、ライン６００上に供給される。ライン５９８および６００上の出力は、差動増幅器１８によって発生されたアナログ誤差信号の２の補数表示である。

Ａ／Ｄ変換器の出力ビットＢ、−Ｂ、のすべでが接地ま゛たはＬＯＷレベル状態である場合、インバータ５７６の出力はＨＩＧＨレベルにあるであろうし、かつＡＬＵ５９２０入力Ａ、−Ａ入力上びＡＬＵ５９６のＡ、−Ａ、のすべでは、ＨＩＧＨレベルにあるであろう。さらに、ライン５７８上の信号のすべてもまたＨＩＧＨレベルである場合、ライン５８８上のＮＡＮＤゲート５８０の出力はＬＯＷレベルにあるであろうし、かつＡＬＵ５９２のＡ、入力へのライン５９０上のＡＮＤゲート５８６の出力もまた、ＬＯＷレベルであるであろう。前述の状態のためのＡ入力端子上の信号は、Ｂ入力端子上でセット＋１２７表示から減算されたとき、ＬｏＷレベル信号が出力ライン５９８および６００のすべての上に生じることを引き起こすであろう、２の補数表記法で正１２７を表わす。この状態が起った場合、それは、ライン１９上の電圧がライン２０上の基準源の電圧と等しいことを示す。

２の補数表記では、０値はすべて０によって表わされる。

たとえば、ｏｏｏｏ　ｏｏｏｏは、０値の８ビツト２の補数表示である。正の数は、最下位ビットから開始することによってＯの補数表記法で得られ、そのためたとえば、１０道法８は０００　１０００によって表わされるであろう。

次いで、ｉｌｌの７個の最上位ビットが、この実施例でＩＩＩＧＨレベルである論理「１」を表わし、かつ８番目のビットがＬＯＷまたは「０」論理レベルにあるまで、正の数のカウントは続くであろう。前に述べられたように、これは＋１２７のカウントを表わす。「０」ビットのすべてを「１」に、かつ「１」ビットを「０」に反転し、かつ次いで最上位ビットに１を加算することによって、負の数が２の補数システム内で得られる。こうして、１０道法８の補数は１１１　０１１１である。１がこの数の最下位ビットに加算されるとき、結果として生じる２の補数の負８の数は、１１１　１０００によって表わされる。

Ｂ、出力が論理ｒｌＪ　（ＨＩＧＨ）レベルにあり、かつＢ、−Ｂ、出力がすべて論理ｒＯＪ　（ＬＯＷ）レベルにあるとき、減算器がＡ／Ｄ変換器２４からの出力の存在を認識するのを防ぐように、ＮＡＮＤゲート５８０およびＡＮＤゲート５８６が提供される。ライン５８２によって供給される永久的なＨＩＧＨまたは「１」レベルは、ライン５７８上の信号のいずれかが論理ＬＯＷレベルにある限り、ＮＡＮＤゲート５８０は論理ＨＩＧＨレベルに留まるであろうということを保証する。これは、ライン５７８のすべてがＨＩＧＨまたは論理「１」レベルにあるとき以外のすべての状態で、ＡＮＤゲート５８６の出力がＡ／Ｄ変換器２４によってＢ、ビット出力のレベルに従うことを可能にする。ライン５７８のすべてがＥｉｌＧＨレベルである場合、ＮＡＮＤゲー）５８０の出力はＬＯＷレベルに進み、かつＡＮＤゲート５８６はＡＬＵ５９２のＡ、入力にＬＯＷレベルを供給する。この場合、Ａ／Ｄ変換器の出力ビットは１１１１　１１１０であり、その補数は０００　０００１である。したがって、ライン５７８のすべてがＨＩＧＨレベルにあるとき以外、１のカウントをその数の最下位ビットに加算するために、Ａ／Ｄ変換器２４のビットＢ、がＬＯＷまたは「０」レベルにあるときはいつでも、ＡＮＤ５８６はライン５９０上にＨＩＧＨまたは「１」レベル出力を生じる。

２の補数の表記では、＋１２８のカウントは１０００００００と表わされ、かつこの数の補数は０１１１　１１１１である。最下位ビットに１を加算すると、再び１０００００００カウントをもたらす。この理由から、正のカウントは＋１２７に限定され、かつ−１２８の負のカウントは１０００　０００と等しい。Ａ／Ｄ変換器２４のＢｏ　。

−Ｂ、入力上のビットがすべて論理ＬＯＷまたは「０」レベルにあるとき、ＡＮＤゲート５８６は、最下位ビットに１のカウントを加算することを防ぐのに使用される。述べられた実施例の回路では、「１」またはｏｏｏｏ　ｏｏ。

１の正のカウントもまた、ライン５９０上のＡＮＤゲート５８６によって供給されているＬＯＷレベルをもたらすであろうし、それは、Ｂ（＋信号が、論理「１」レベルにあるＡ／Ｄ変換器２４からの信号のみにすぎないとき、ＡＬＵ５９２および５９６から構成された減算器はライン５９９上にＡ／Ｄ　ＥＲＲＯＲｏｊ８カビットを与えるであろうということを意味する。しかしながら、以下に述べられるように、この状態によって表わされた最小誤差は、回路の単純化を達成するために回路によって認識されない。

Ａ／Ｄ　ＥＲＲＯＲｏ　−Ａ／Ｄ　ＥＲＲＯＲ，ビットは、ライン５９８および６００上で第１１図の４倍の「２の１」デコーダ６１０および６１２に伝送される。Ａ／Ｄ　ＥＲＲＯＲ，Ａ／Ｄ　ＥＲＲＯＲ，ビットは、デコーダ６１２のＡ＠　ｓ　Ｂｏ　ｓ　Ｃｏおよびり、入力にそれぞれ結合される。

デコーダ６１０および６１２の可能化端子６１４および６１６は、これらのデコーダを永久に可能化するＬＯＷまたは接地レベル信号にそれぞれ永久に結合される。選択ライン６１８は、ライン５９８および６００上のＡ／Ｄ誤差信号、またはスイッチ６２０からの入力のどちらか一方の選択を要求する。選択ライン６１８がＬＯＷレベルにあるとき、ライン５９８および６００上の入力信号に対応するライン６２４および６２６上のディジタル出力信号を与える入力端子Ａ、、Ｂ、、Ｃ，およびり、が選択される。

端子Ａ、　、Ｂ、　、Ｃ，およびり、に結合される手動的にセットされたスイッチ６３２　（Ｓｏ−８ｔともまた示される）は、接地端子６３０、セレクタスイッチ６３２および電圧端子６３４の間に結合される抵抗器６２８と各々関連している。セレクタスイッチが開いているとき、ＬＯＷ論理レベル信号はライン６３６のような対応するライン上に供給される。スイッチ６３２が閉じられているとき、ＨＩＧｌｌレベル信号は電圧端子６３６からライン６３４に結合される。スイッチＳｙは最上位ビットスイッチであり、かつ選択されたスイッチ６３２によって指定された値の符号を表わし、かつ負の誤差信号を与えるように一般的に閉じられるであろう。スイッチ６３２は過電流制御６３８と関連してセットされ、それは、過電流状態が存在するとき、スイッチ６３２のセットに従って決定づけられるライン６２４および６２６上の出力信号を順に与えるライン６１８上のＨＩＧＨレベルを過電流制御６３８が与えるように構成される。スイッチ５ｏ−Ｓ、のセットは、誤差信号の大きさを決定する。基準電圧が、増幅器１８の端子２０上の非反転入力端子に与えられ、かつ電力変換器のための感知された信号が端子１９上に与えられる。閉じられたＳ？スイッチと対応する負の誤差信号は、感知された電圧が所望の電圧を超過し、かつ変換器の出力のデユーティ比が過電流状態を減少させるように減じられるべきである。

過電流状態が存在しない場合、ライン５９８および６００上のＡ／Ｄ誤差信号は、デコーダ６１０および６１２を介して出力ライン６２４および６２６に通過する。電力変換器の出力の１つまたはそれよりも多くのものが過電流状態にあることを示すセンサ入力６４１上で、過電流センサ６４０が過電流状態を感知する場合、それは、フリップフロップ６４２の能動ＬＯＷ　Ｋ入力にもまた結合される過電流ライン６４４上のＪＫフリップフロップ６４２のＪ入力に１ｉｌＧＩ！レベルを与えるであろう。フリップフロップ６４２が初めにクリアライン１８４上の信号によってクリ了されたので、フリップフロップ６４２のＱ出力は初めにＬＯＷレベルにあるであろう。しかしながら、ＨＩＧＨレベル信号が、過電流状態を示すライン６４４上に存在する場合、フリップフロップ６４２は、第１１図からのライン５６７上にＨＩＧＨレベルが生じた際にその状態を変えるであろう。

フリップフロップ６４２のＱ出力はＡＮＤゲート６４６の一方の入力に結合され、かつＡＮＤゲート６４６の他方の入力はフリップフロップ６４８のＱ端子に結合される・フリップフロップ６４８もまた初めに、クリア１８４上の信号によってクリアされるので、そのＱ出力端子は初めにＬＯＷレベルにあるであろう。ライン６４４上の過電流信号は、Ｊ入力端子がＨＩＧＨ入力上で活性状態であり、かつに入力端子がＬＯＷ入力上で活性状態である、フリップフロップ６４８のＪ入力端子およびに入力端子の両方に与えられる。

フリップフロップ６４２および６４８のクロック入力のためのタイミング信号が、第１１図の回路の制御の下で周期的にパルス化されるラッチ１ライン３０２上に与えられ、かつエンコード信号がライン５６７上に与えられる。ライン３０２上のラッチ１信号のタイミングは、エンコード信号が最初に生じ、かつラッチ１信号が発振器６１の出力に関して約４分の１サイクル時間遅れて生じるようなものである。フリップフロップ６４２および６４８の両方、ならびにタイミングのためのエンコード信号およびラッチ１信号の両方を使用する理由は、過電流状態がセンサ６４０によって感知されるとき、それは過渡的な状態ではないが、しかしフリップフロップ６４２および６４８が状態を変える前に、予め定められた最小の時間量続くものである。フ、リップ、フロップ６４８がトリガされ、かつそのＱ出力端子がＨＩＧＨレベルにあり、かつＡＮＤゲートが満足させられた後で、入力ビットとしてスイッチ６３２を選択するようにデコーダ６１０および６１２を指令するｌ１ｌＧＨ信号がライン６８１上に与えられる。フリップフロップ６４２および６４８の両方とも、そのセット入力端子６５０および６５２がＨＩＧＨレベルに永久に結合される。

第１１図を再び参照すると、ライン５００上にラッチ０タイミング信号を与えるのに使用されるライン１５０−１５６から入力を受取るように結合される３個のＡＮＤゲート６６２．６６４および６６６があることがわかる。ＣＬＡ７信号およびＣＬＡ６信号がＡＮＤゲート６６２に結合され、そのためこれらの両方がＨＩＧＨレベルにあるとき、ＡＮＤゲート６６２の出力はＨＩＧＨレベルにある。

ＡＮＤゲート６６４はＡＮＤ６６２の出力を受取り、かつその他方の入力でライン１５２上のＣＬ５信号を受取る。したがって、ＡＮＤ６６４の出力は、信号ＣＬＡ７、ＣＬＡ６およびＣＬ５の３つのすべてが存在することを示す。ＡＮＤゲート６６６は、一方の入力がＡＮＤゲート６６４の出力に結合され、他方の入力がＡＮＤゲート６６４の出力に結合され、かつ他方の入力がインバータ６６８の出力に結合され、その入力がライン１５０上でＣＬ４から誘導される。したがって、ＡＮＤゲート６６６の出力は、ＣＬＡ７、ＣＬＡ６およびＣＬ５がすべてＨＩＧＨレベルにあり、かつＣＬ４がＬＯＷレベルにあるときはいつでも存在するタイミング信号である。ＡＮＤゲート６６６の出力はインバータ６７０によって反転され、かつ縦続接続されるカウンタステージ６７２および６７４にクロッキング信号として与えられる。

カウンタステージ６７２および６７４から構成されたカウンタは、初期のソフトスタートターンオン電力付勢位相の間使用される２５６ステージカウンタである。電力変換器が成る時間オンであり、かつそれが初期のソフトスタートステージにないと仮定すると、ＡＮＤゲート６７６は、フリップフロップ６８６のＱ出力に結合されるライン６７８上のＩＩＩＧＢレベル入力を与えられるであろう。こうして、ＡＮＤゲート６７６の他方の入力に接続される他方のライン６８０上の信号は、ＡＮＤゲート６７６の出力と同じように、インバータ６７０の出力に従う。ＡＮＤ６７６の出力は、ＮＯＲゲート６８２に結合される。１１１１ＧＨレベル信号がＡＮＤゲート６７６の出力上に存在する場合、ＮＯＲゲート６８２の出力はＬＯＷレベルにあるであろうし、かつこのようなＬＯＷレベルはインバータ６８４によって反転されるであろうし、かつ適切なりロックタイミング状態が認識されるとき、ライン１８４上にＨＩＧＨレベルラッチ１信号が与えられる。

電力変換器の初期のターンオン時間の間、フリップフロップ６８６はライン１８４上のクリア信号によってクリアされる。フリップフロップ６８６がクリアであるとき、ライン６７８上のＱ出力は、ＡＮＤゲート６７６を介して信号が通過するのを阻止するＬＯＷレベルにあるであろう。

ライン６８７上のＥＲＲＯＲフーＥＲＲＯＲ，信号は、差動増幅器１８によって感知された電圧と回路の実際の電圧との間の差を表わす。ＥＲＲＯＲ，ビットは検出された誤差のための符号ビットであり、かつ正の誤差信号が存在するときそれはＬＯＷレベルにあるであろう。正の誤差は、基準電圧が電力変換器の出力電圧よりも大きいことを示す。

したがって、初期のターンオンに際し、誤差信号は正であり、かつＬＯＷレベル信号はインバータ６８８の入力に与えられる。インバータ６８８の出力、および誤差ビットＥＲＲＯＲ，−ＥＲＲＯＲ２を受取るラインは、ＮＡＮＤゲート６９０の入力に与えられる。ＮＡＮＤゲート６９０もまた、ＨＩＧＨレベルに永久に結合される入力ライン６９３および６９５を有する。ＮＡＮＤ６９０の入力のすべてがＨＩＧＢであるとき、ＮＡＮＤゲート６９０の出力は、誤差信号が１２４ −１２７の誤差カウントの間にあるとき生じるＬＯＷになるであろう。

誤差カウント信号が１２４のカウントよりも下に降下するとき、ＮＡＮＤゲート６９０はＨＩＧＨレベルをフリップフロップ６９２のＪ入力端子に結合する。フリップフロップ６９２のに入力端子は、ライン６９４上で永久的なＨＩＧＨ論理レベルに結合される。Ｋ入力端子Ｓ、のような能動ＬＯＷ端子であるセット入力端子は、ライン６９６上の永久的なＨＩＧＨに結合される。ＡＮＤゲート６６６の出力は、ライン６９８上でフリップフロップ６９２のタイミングクロック入力端子に結合される。こうして、ＮＡＮＤゲート６９０の出力の際にフリップフロップ６９２は、ライン６９８上に生じる信号に従うであろうし、かつフリップフロップ６８６のためのクロッキング信号としてライン７００上に与えられるＱ出力端子上に脈動信号を生じるであろう。フリップフロップ６８６のＪ端子およびに端子は、これらの端子にＨＩＧＨレベルを与える電圧端子７０２に結合される。

Ｊ端子は能動１１１０Ｈ端子であり、かつに端子は能動ＬＯＷ端子であるので、Ｑ出力がＡＮＤゲート７０６０入力にライン７０４上のＥＩＧ）！レベルを与えるように、フリップフロップ６８６はその初期のクリアされた状態のままであるであろう。ライン１８４上のクリアが（ＨＩＧＨレベルに進むことによって）解放され、かつライン６８７上の誤差信号が１２４のカウントよりも低く降下した後、ライン７００上に出力信号を与えるためのフリップフロップ６９２の切換えは、フリップフロップ６８６がその状態を変えるようにする。計数状！！６７２および６７４から構成されるカウンタは、インバータ６７０の出力上のパルスを２５６で除算する除算カウンタである。

フリップフロップ６９２のＱ出力もまた、初めに微分分岐および比例分岐を抑制するようにＤＰＺＥＲＯ信号としてライン７００上に与えられ、そのため積分分岐のみがソフトスタート状態の間効果的である。ＡＮＤゲート７０６の入力に与えられるカウンタステージ６７２および６７４の出力が、ライン７０８上で生じる。ＡＮＤゲート７０６が満足させられ、かつＨＩＧＨレベルがＮＯＲゲート６８２およびインバータ６８４を介して結合され、それによってＨＩＧＨラッチ１信号を発生する。この態様で、正の誤差信号が、ソフトスタート機能を提供するために１２４の値よりも低く降下するまで、電力変換器は可能化されるのを防がれる。カウンタステージ６７２および６７４がタイムアウトした後、それらは、クリアライン１８４に結合されるライン７１０上のクリア信号によって再び０に戻されてクリアされる。

（以下余白）第１表関数Ｓ、　Ｓ、　Ｓ２　（Ｋｏ）閉　閉　閉　Ｘ１閉　閉　開　Ｘ２閉　開　閉　Ｘ４閉　開　開　Ｘ８閉　聞／　開／　ＸＯ開　閉第２表関数４１０　４０８　４０６　４０４　４０２　４００（Ｋｏ）入力　Ｂｅ　Ａ６　Ｂ６　ＡＯＢｅ　ＡＯＢｇ　ＡＯＢＯＡＯＢＯＡＯＸｉ出力　ＤＢ　Ｄ５１　ＤＢ　ＤＢ　Ｄ７　ＤＢ　ＤＢ　Ｄａ　ＤＢ　Ｄ２　ＤＩ　ＤＯビット入力　Ｂ＋　Ａｔ　Ｂ＋　Ａ＋　Ｂ＋　Ａ＋　Ｂ＋　Ａ＋　Ｂｓ　Ａ＋　Ｂ＋　Ａ＋　Ｘ２出力　ＤＢ　Ｄ、Ｄ、Ｄ、Ｄ、Ｄ、Ｄ４Ｄ、Ｄ２Ｄ、Ｄｏ　ＬＯＶビット入力　Ｂ、Ａ、Ｂ、Ａ、Ｂ２Ａ２Ｂ２Ａ２Ｂ、Ａ、Ｂ、Ａ、Ｘ４出力　ＤＢ　ＤＢ　Ｄｔ　ＤＢ　ＤＢ　ＤＩ　Ｄ　＄　Ｄ２　Ｄ　Ｉ　Ｄ　ＬＯＩｌｆ　ＬＯｗビット入力　ＢｓＡＯＢｔＡｓ　ＢｓＡａ　ＢｓＡ３　ＢｓＡｓ　ＢａＡｓ　Ｘ８出力　ＤＢ　ｐ１Ｄ＠　Ｄｓ　Ｄａ　ＤＩ　Ｄｒ　ＤＩ　Ｉ）ｌ　ＬＯＶＬＯＶＬＯ１ｆビット第３表ｓ２Ｓ＋　関数閉　閉　１　で除算される閉　開　１６で除算される開　閉　３２で除算される開　開　６４で除算される第４表入力　Ｂｅ　Ａｏ　Ｂｏ　Ａｏ　Ｂｏ　Ｂｏ　Ｂｏ　Ａｏ　ＢＯＡＯ−８出力　Ｅ、２　ＥＨＥ、ｅ　ＥＢ　ＥＢ　ＥフＥｓ　ＥＩ　ＥＩ　Ｅ３ビット入力　Ｂ＋　ＡＯＢ＋　Ａ＋　Ｂ＋　Ａ＋　Ｂ＋　Ａ＋　Ｂ＋　Ａ＋　−１６出力　Ｅ／ｌ　Ｅ／２　Ｅ、／　ＥやＥ、Ｅ、Ｅ、Ｅ、Ｅ、Ｅ。

ビット入力　Ｂ２　Ａ２１ｈ　Ａ２　Ｂｚ　Ａ２　Ｂ２　Ａ２　Ｂ２　Ａ２　−３２出力　Ｅ１４１　Ｅ、＊　Ｅ、ａ　Ｅｒｔ　Ｅｙｅ　Ｅｅ　ＥＢ　Ｅ、ＥＢ　Ｊビット入力　Ｂ、Ａｓ　Ｂ、Ａｓ　Ｂ、Ａ、Ｂ、Ａ、Ｂ、Ａ、−６４出力　Ｅｒｒ　Ｅｒｇ　Ｅ／Ｊ　Ｅｒａ　Ｅｕ　Ｅ、ａ　ｇｓ　ｉ：ａ　Ｅ？　Ｅ。

ビット代表的な実施例のマスタ／スレーブ対のスレーブ変換器である第１ｂ図の変換器は、第１ａ図の変換器と同じであり、かつスレーブ変換器の類似の関連したエレメントのすべては、同じ数字に「ダッシュ」を付したエレメントで示される。第１ｂ図のスレーブ変換器は、第１ａ図のマスク変換器と同じ負荷抵抗器７６を使用する。電圧パルスは、ダイオード２３′を介してスイッチングレギ二レータ１２′によって負荷抵抗器７６に与えられる。変換器１０からのライン２９上のｌ０ＬＩＴと示された出力電流は、電力変換器１０′からのライン３５上の電流１０ＬＩＴ２のように、ライン３３上の感知制御装置３１に結合される。感知制御装置ｆ３１は、３つの位置Ａ、ＢおよびＣを有する先行技術で公知の型の信号制御されたスイッチ５７の動作を制御する。

正常な動作の間、スイッチは、ライン５６上のディジタル出力信号がＡＬＵ装Ｒ５９および５９′に結合されるのを可能にするであろう位ｆＡにあるであろう。

図のディジタル信号桁上げラインは、所要のディジタル信号を桁上げするのに必要なように、複数個のラインを表わしてもよい。

こうして、正常な動作モードで電力変換器の両方が動作しているとき、マスク変換器１０はディジタル信号をＡＬＵ装置５９および５９′の両方に与える。この場合、ライン５６′上のディジタル出力信号はＡＬＵ５９’に与えられないであろうし、かつ電力変換器１０′はスレーブとじてマスク変換器１０の制御の下で動作するであろう。電力変換器１０の故障は、ライン２７上のｄｒｌ信号を欠くことによって感知され、かつ次いで感知制御装置は、スイッチ５７を位置Ｂに接続することによってスレーブ変換器１０′に制御を切換えるであろう。

スイッチ５７が位置Ｂにあるとき、スレーブ変換器からのディジタル出力信号はＡＬＵ５９’を介してライン５６′上に与えられるであろうし、かつ先のスレーブ装置１０′によって制御が与えられるであろう。他方では、もしスレーブ装置１゛０′が故障した場合、マスク装置１０のみが動作する唯一の装置になるであろうし、ライン５６′上のｄｌ１２信号の不足は、スイッチ５７が位置Ｃに切換わるようにするであろう。スイッチ５７が位置Ｃにある状態で、ライン５６上のｄｒｌ、ディジタル信号はＡＬＵ５９に与えられるであろうし、かつマスク変換器は負荷に電流を与える唯一の変換器になるであろう。

スイッチングレギニレータ１２または１２′の一方が故障したりまたは信頼できなくなった場合、感知制御装置３１もまた、電力分配モードを単一の電力変換器供給モードに切換えるのに使用されてもよい。この結果を達成するために、ライン１３および１３′上の制御信号を感知制御装置３１に与えるように、従来のモニタ回路がスイッチングレギニレータ１２および１２′内で使用されてもよい。

さらに、１つのまたは複数の入力電力源をモニタすることは、入力電力の故障の際に、マスクおよび／またはスレーブ変換器の一方または両方をシャットダウンすることができるライン１５および１５′上の信号を与えてもよい。

前に述べられたように、この発明のマスクおよびスレーブ変換器の配置内のデユーティ比の調節は、正（ｂｒｌ）のおよび負のディジタル（−すゎ）オフセット値が提供されるのを必要とする。ＡＬＵ装置５９および５９′の一方に与えられたディジタル値にディジタルオフセット値が加算され、かつその他方から減算される。たとえば、比較器５９への実際のディジタル信号がｄｒｌ、−ｂｒｌであるように、ディジタルオフセット信号がライン５６上のディジタル信号から減算されると仮定すると、比較器５８′によって利用された信号は正常な並列動作の間ｄ。、＋ｂｒｌになるであろう。

２つのオフセット信号を与えるための回路が第１Ｃ図に示される。Ｉｏｕｔ＋およびｔｏＬＩ７２が、それぞれ電流比較器７４の反転入力端子７０および７２に与えられる。

電流比較器７４の出力は、抵抗器ＲＬ７６によって示されたように負荷を与える。電流比較器７４のアナログ出力はアナログ−ディジタル変換器（Ａ／Ｄ）７ｇに与えられ、差Ｉｏｕｖｚ−Ｉ６ｕＴ＋を表わすその出力は、第３のＰＩＤ制御装置８０に与えられる。ＰＩＤ変換器８０は、マスク制御装置１０およびスレーブ変換器１０′内で使用されたＰＩＤ制御装置のそれと類似した態様で構成される。

°エレメントの数じが同じであるところで、それらは２つのダッシニ記号が付けられている。ライン５６′上のＰＩＤ８０の出力は＋ｂゎオフセット信号を表わし、かつ１組のインバータ８２は、負のディジタル表示−ｂｒｌを提供するようにディジタル信号の適切な符号ビットまたは複数のビットを反転するのに使用される。正のディジタル表示ｂｌ。

がライン８４上に与えられ、かつ負のディジタル表示−ｂ。がライン８６上に与えられる。ライン８４上の正のディジタル信号ｂｒｌがＡＬＵ５９’に与えられ、そのため、システムが正常な電力分配構成で動作しているときＡＬＵ５９′はそれに信号ｄ。、を加算することができる。正常な動作の間、電力分配が起こっているとき、ライン８６上の−ｂｒｌ信号はライン８６上でＡＬＵ５９に与えられ、そのためそれは、マスク変換器を制御するように信号ｄｌｌｌから減算されることができる。この配置に関して前に述べられたように、２つの変換器システム内で使用された瞬時平均デユーティ比は、オフセット値から独立するであろうし、かつ平均ディジタル信号はディジタル信号ｄｒｌ　＋と等しくなるであろう。

電力変換器１０または１０′の一方が故障した場合、感知制御装置３１もまた、ディジタル−アナログ変換器７８に信号を送るライン８６上に制御信号を与え、または別の適切な態様で、単一の電力変換器が動作している時間の間オフセット値ｂ□がＯに進むようにＰ　ＩＤ８０の動作を抑手続補正書１．事件の表示国際出願番号、ＰＣＴ／ＵＳ８８１０１６０４２、発明の名称量子化されたデニーティ比勧分配変換器３、補正をする者事件との関係　特許田麩住　所　アメリカ合衆国、１９４２４　ペンシルバニア州、ブルー・ベルビイ・オウ拳ボックス、５００、タウンシップ・ライン・アンド・ユニオン・ミーティング・ローズ（番地なし）名称　ユニシス・コーポレーシジン代表者　ジジーンズ、ポペット４、代理人住所大阪市北区南森町２丁目１番２９号　住友銀行南森町ビル電話大阪（０６）３６１−２０２１　（ｆｆｉ６、　補正の対象請求の範囲の翻訳文。

７、　補正の内容別紙のとおり。

以上請求の範囲１、　第１の変換器手段と、第２の変換器手段と、制御手段とを含み、前記第１のおよび第２の前記変換器手段の各々は、両方の変換器が動作しているとき、出力負荷を分配するように結合されたディジタル制御された量子化デユーティ比出力手段を含み、前記変換器手段の各々は、もし一方の変換器が動作しないならば、他方のみで負荷を与えることができ、かつ前記変換器手段の両方が、ディジタルオフセット信号に応答するデユーティ比量子化調節手段を含み、さらに、前記制御手段が、第１のオフセット信号を前記変換器手段の一方に与え、かつ第２のオフセット信号を前記変換器手段の他方に与えるための手段を含み、前記オフセット信号は、両方の変換器が動作しているとき名目的な量子化されたデユーティ比に関連して、一方の変換器手段の量子化されたデユーティ比を減少し、かつ他方の変換器手段の量子化されたデユーティ比を増加するように前記変換器手段によって使用され、かつ前記制御手段が、前記変換器手段の故障した一方を前記負荷を与えることから切換えかつ同時に残余の変換器手段に与えられるオフセット信号をＯにまで減少させるようにさらに構成される、量子化されたデユーティ比出力を有する電力変換器。

２、　前記第１のディジタルオフセット信号が、前記第２のディジタルオフセット信号の負と等しい値を存する、請求項１に記載の電力変換器。

３、　前記ディジタル制御された量子化デユーティ比出力手段が比例積分微分比レギニレーシ凹ン手段を含む、請求項１に記載の電力変換器。

４、　ｎ記載１のディジタルオフセット信号が、前記第２のディジタルオフセット信号の負と等しい値を有する、請求項３に記載の電力変換器。

５、　前記制御手段が、前記ｍｌのおよび第２の変換器手段の出力を感知しかつ比較するための、かつ前記出力間の差を表わすアナログ信号を発生するための回路手段と、前記回路手段に結合されて、ある測定間隔の間前記アナログ信号と比例する第１のディジタル信号を発生するためのアナログ−ディジタル変換手段と、前記アナログ−ディジタル変換手段に結合されて、前記測定間隔の間の前記第１のディジタル信号と、先行の測定間隔の間に得られた前記第１のディジタル信号の和分との加算に比例する第２のディジタル信号を発生するための積分手段と、さらに、前記アナログ −ディジタル変換手段に結合されて、前記測定間隔の前記第１のディジタル信号からの、直前の測定間隔の間に得られた前記第１のディジタル信号の減算に比例する第１のディジタル信号を発生するための微分手段とを含み、さらに、前記第１の、つ前記第１のおよび第２のオフセット７号を与えるための和分手段とを含む、請求項１に記載の電力変換器。

６、前記第１のディジタルオフセット信号が前記第２のディジタルオフセット信号の負と等しい値を有する、請求項５に記載の電力変換器。

７、　第１のおよび第２の変換器手段を含み、前記変換器手段の各々は、直流スイッチングレギュレータと、前記スイッチングレギニレータのデユーティサイクルを調整するための制御手段とを含み、これは、前記スイッチングレギニレータの出力を感知しかつ基準と比較するための、および前記出力と前記基準との間の差を表わすアナログ信号を発生するための回路手段と、前記回路手段に結合されて、ある測定間隔の間前記アナログ信号に比例する第１のディジタル信号を発生するためのアナログ−ディジタル変換手段と、前記アナログ−ディジタル変換手段に結合されて、前記測定間隔の間の前記第１のディジタル信号と、先行の測定間隔の間に得られた前記第１のディジタル信号の和分との加算に比例する第２のディジタル信号を発生するための積分手段と、前記アナログ−ディジタル変換手段に結合されて、前記測定間隔の前記第１のディジタル信号からの、直前の測定間隔の間に得られた前記第１のディジタル信号の減算に比例する第３のディジタル信号を発生するための微分手段と、前記ｊｉｌの、第２のおよび第３のディジタル信号を和分して誤差信号にするための和分手段と、反復する一連のタイミングパルスを発生するためのタイミング手段と、前記タイミングパルスを計算するためのカウンタ手段と、前記和分手段および前記カウンタ手段に結合されて、比較が起るとき出力を発生するだめの比較手段と、さらに前記比較手段および前記スイッチングレギニレータに結合されて、前記測定間隔の各々と関連した調節信号の値に従って、量子化されたステップで前記スイッチングレギニレータのデユーティサイクルを制御するためのデユーティサイクル制御手段とを含み、さらに、第１のオフセット信号を前記変換器手段の一方に、かつ第２のオフセット信号を前記変換器手段の他方に与えるためのオフセット手段を含む制御手段を含み、前記オフセット信号は、両方の変換器が動作しているとき、名目的な量子化されたデユーティ比に関連して一方の変換器手段の量子化されたデユーティ比を減少させ、かつ他方の変換器手段の量子化されたデユーティ比を増加させるように前記変換器手段によって使用され、かつ前記制御手段は、前記変換器手段の故障した一方を前記負荷を与えることから切換え、かつ同時に残余の変換器手段に与えられるオフセット信号をＯにまで減少させるようにさらに構成され、さらに、前記制御手段が前記調節信号を与えるように前記誤差信号と前記オフセット信号とを結合するための結合手段を含む、電力変換器。

８、　前記第１のディジタルオフセット信号が前記第２のディジタルオフセット信号の負と等しい値を有する、請求項７に記載の電力変換器。

９、　前記制御手段が、前記第１のおよび第２の変換器手段の出力を感知しかつ比較するための、および前記出力間の差を表わすアナログ信号を発生するための回路手段と、前記回路手段に結合されて、ある測定間隔の間前記アナログ信号に比例する第４のディジタル信号を発生するためのアナログ−ディジタル変換手段と、前記アナログ−ディジタル変換手段に結合され、前記測定間隔の間の前記第４のディジタル信号と先行の測定間隔の間に得られた前記第４のディジタル信号の和分との加算に比例する第５のディジタル信号を発生するための積分手段と、前記アナログ−ディジタル変換手段に結合され、前記測定間隔の前記第４のディジタル信号からの、直前の測定間隔の間に得られた前記第４のディジタル信号の減算に比例する第６のディジタル信号を発生するための微分手段と、さらに、前記第４の、第５のおよび第６のディジタル信号を和分するための、かつ前記第１のおよび第２のオフセット信号を与えるための和分手段とを含む、請求項７に記載の電力変換器。

１０、前記第１のディジタルオフセット信号が前記第２のディジタルオフセット信号の負と等しい値を有する、請求項９に記載の電力変換器。

国際調査報告一一−＆ｅｅ＋ｍ’ｍ”ｅトコ／ＵＳ　Ｂｉｔ１０１６０４国際調査報告　ＬＩＳ　８８０１６０４

Claims

【特許請求の範囲】

１．第１の変換器手段と、第２の変換器手段と、制御手段とを含み、前記第１のおよび第２の前記変換器手段の各々は、両方の変換器が動作しているとき、出力負荷を分配するように結合されたディジタル制御された量子化デューティ比出力手段を含う、前記変換器手段の各々は、もし一方の変換器が動作しないならば、他方のみで負荷を与えることができ、かつ前記変換器手段の両方が、ディジタルオフセット信号に応答するデユーティ比量子化調節手段を含み、さらに、前記制御手段が、第１のオフセット信号を前記変換器手段の一方に与え、かつ第２のオフセット信号を前記変換器手段の他方に与えるための手段を含み、前記オフセット信号は、両方の変換器が動作しているとき名目的な量子化されたデユーティ比に関連して、一方の変換器手段の量子化されたデューティ比を減少し、かつ他方の変換器手段の量子化されたデユーティ比を増加するように前記変換器手段によって使用され、かつ前記制御手段が、前記変換器手段の故障した一方を前記負荷を与えることから切換えかつ同時に残余の変換器手段に与えられるオフセット信号を０にまで減少させるようにさらに構成される、量子化されたデユーティ比出力を有する電力変換器。
２．前記第１のディジタルオフセット信号が、前記第２のディジタルオフセット信号の負と等しい値を有する、請求項１に記載の電力変換器。
３．前記ディジタル制御された量子化デユーティ比出力手段が比例積分微分比レギユレーシヨン手段を含む、請求項１に記載の電力変換器。
４．前記第１のディジタルオフセット信号が、前記第２のディジタルオフセット信号の負と等しい値を有する、請求項３に記載の電力変換器。
５．前記制御手段が、前記第１のおよび第２の変換器手段の出力を感知しかつ比較するための、かつ前記出力間の差を表わすアナログ信号を発生するための回路手段と、前記回路手段に結合されてある測定間隔の間前記アナログ信号と比例する第４のディジタル信号を発生するためのアナログーディジタル変換手段と、前記アナログーディジタル変換手段に結合されて、前記測定間隔の間の前記第４のディジタル信号と、先行の測定間隔の間に得られた前記第４のディジタル信号の和分との加算に比例するディジタル信号を発生するための積分手段と、さらに、前記アナログーディジタル変換手段に結合されて、前記測定間隔の前記第４のディジタル信号からの、直前の測定間隔の間に得られた前記第４のディジタル信号の減算に比例する第６のディジタル信号を発生するための徴分手段とを含み、さらに、前記第４の、第５のおよび第６のディジタル信号を和分するための、かつ前記第１のおよび第２のオフセット信号を与えるための和分手段とを含む、請求項４に記載の電力変換器。
６．前記第１のディジタルオフセット信号が前記第２のディジタルオフセット信号の負と等しい値を有する、請求項５に記載の電力変換器。
７．第１のおよび第２の変換器手段を含み、前記変換器手段の各々は、直流スイッチングレギユレータと、前記スイッチングレギュレータのデューティサイクルを調整するための制御手段とを含み、これは、前記スイッチングレギユレータの出力を感知しかつ基準と比較するための、および前記出力と前記基準との間の差を表わすアナログ信号を発生するための回路手段と、前記回路手段に結合されて、ある測定間隔の間前記アナログ信号に比例する第１のディジタル信号を発生するためのアナログーディジタル変換手段と、前記アナログーディジタル変換手段に結合されて、前記測定間隔の間の前記第１のディジタル信号と、先行の測定間隔の問に得られた前記第１のディジタル信号の和分との加算に比例する第２のディジタル信号を発生するための積分手段と、前記アナログーディジタル変換手段に結合されて、前記測定間隔の前記第１のディジタル信号からの、直前の測定間隔の間に得られた前記第１のディジタル信号の減算に比例する第３のディジタル信号を発生するための徴分手段と、前記第１の、第２のおよび第３のディジタル信号を和分して誤差信号にするための和分手段と、反復する一連のタイミングパルスを発生するためのタイミング手段と、前記タイミングパルスを計算するためのカウンタ手段と、前記和分手段および前記カウンタ手段に結合されて、比較が起るとき出力を発生するための比較手段と、さらに前記比較手段および前記スイッチングレギュレータに結合されて、前記測定間隔の各々と関連した調節信号の値に従って、量子化されたステップで前記スイッチングレギュレータのデューティサイクルを制御するためのデユーティサイクル制御手段とを含み、さらに、第１のオフセット信号を前記変換器手段の一方に、かつ第２のオフセット信号を前記変換器手段の他方に与えるためのオフセット手段を含む制御手段を含み、前記オフセット信号は、両方の変換器が動作しているとき、名目的な量子化されたデューティ比に関連して一方の変換器手段の量子化されたデユーティ比を減少させ、かつ他方の変換器手段の量子化されたデユーティ比を増加させるように前記変換器手段によって使用され、かつ前記制御手段は、前記変換器手段の故障した一方を前記負荷を与えることから切換え、かつ同時に残余の変換器手段に与えられるオフセット信号を０にまで減少させるようにさらに構成され、さらに、前記制御手段が前記調節信号を与えるように前記誤差信号と前記オフセット信号とを結合するための結合手段を含む、電力変換器。
８．前記第１のディジタルオフセット信号が前記第２のディジタルオフセット信号の負と等しい値を有する、請求項７に記載の電力変換器。
９．前記制御手段が、前記第１のおよび第２の変換器手段の出力を感知しかつ比較するための、および前記出力の間の差を表わすアナログ信号を発生するための回路手段と、前記回路手段に結合されて、ある測定間隔の間前記アナログ信号に比例する第４のディジタル信号を発生するためのアナログーディジタル変換手段と、前記アナログーディジタル変換手段に結合され、前記測定間隔の間の前記第４のディジタル信号と先行の測定間隔の間に得られた前記第４のディジタル信号の和分との和算に比例するディジタル信号を発生するための積分手段と、前記アナログーディジタル変換手段に結合され、前記測定間隔の前記第４のディジタル信号からの、直前の測定間隔の間に得られた前記第４のディジタル信号の減算に比例する第６のディジタル信号を発生するための徴分手段と、きらに、前記第４の、第５のおよび第６のディジタル信号を和分するための、かつ前記第１のおよび第２のオフセット信号を与えるための和分手段とを台む、請求項７に記載の電力交換器。
１０．前記第１のディジタルオフセット信号が前記第２のディジタルオフセット信号の負と等しい値を有する、請求項９に記載の電力変換器。