DE3879879T2

DE3879879T2 - Quantisierter arbeitszyklusenergieverteilungskonverter.

Info

Publication number: DE3879879T2
Application number: DE8888904892T
Authority: DE
Inventors: Paul Henze
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1987-06-10
Filing date: 1988-05-19
Publication date: 1993-07-08
Anticipated expiration: 2008-05-20
Also published as: EP0316410B1; WO1988009965A1; DE3879879D1; US4725940A; KR890702105A; KR910007024B1; JPH01502554A; EP0316410A1

Description

Hintergrund der Erfindung

Diese Offenbarung betrifft eine Lastverteilung zwischen redundanten Stromrichtern und insbesonders quantisierte Lastverteilungsstromrichter. Redundante Lastverteilungstechniken können für die Verbesserung der Betriebszuverlässigkeit eines Stromrichtersystems verwendet werden, wenn zwei oder mehr Stromrichter gekoppelt sind, um normalerweise eine einzelne Last mit Energie zu versorgen. Jeder Stromrichter hat die Ausgangsleistungsfähigkeit die gesamte Last alleine zu versorgen.
Wenn Stromrichter parallel geschaltet werden, ensteht normalerweise eine Anzahl von Entwurfsproblemen. Vor allen Dingen darf ein Fehler in einem Stromrichter nicht den Betrieb des zweiten Stromrichters verschlechtern. Wenn Stromrichter parallel arbeiten, müssen sie auch die Last innerhalb eines sehr kleinen Prozentsatzes gleichmäßig verteilen, vorzugsweise in der Größenordnung von 3% oder kleiner. Ein anderes wünschenswertes Merkmal ist die Möglichkeit unabhängige Primärenergiequellen für jedes der Energieversorgungsteile zu nutzen. Zusätzlich dürfen die Regeleigenschaften der parallelgeschalteten Stromrichter nicht verschlechtert sein.
Konventionelle Stromrichter verwenden einen analogen Fehlerverstärker, der zur Erzeugung der gewünschten dynamischen Antwortfunktion kompensiert ist, in Verbindung mit einem rampengesteuerten Komparator, um die Schaltsteuerwellenformen für die Leistungsschalttransistoren zu erzeugen. Digitale Sromrichtersteuerungen sind entwickelt worden, die auf der Digitalisierung dieser analogen Steuerstruktur basieren. Diese Steuerungsklasse ist in der Lage eine kontinuierlich variable Lastverteilung zu erzeugen, obwohl sie mit digitalen Schaltkreisen implementiert ist. Die hierin beschriebene Steuerungsarchitektur basiert auf einer Lastverteilungs-Quantisierungstechnik, wobei die Lastverteilung der Leistungstransistoren nur bestimmte diskrete Werte annehmen darf. Zur Realisierung einer dynamischen Regelung wird die Lastverteilung bei jedem Schaltzyklus neu bestimmt, indem Berechnunugen mit Daten durchgeführt werden, die durch Abtasten der Ausgangsspannung der Stromrichter mit einem digitalen Fehlerverstärker gewonnen werden.
Eine digitale Steuerung basierend auf einer Lastverteilungsquantisierung bietet einige Vorteile gegenüber einer konventionellen analogen Steuerung. Da Digitalfiltertechniken für die dynamische Regelung verwendet werden und die Abtastfrequenz gleich der Schaltfrequenz des Stromrichters entspricht, kann die quantisierte Lastverteilungssteuerung bei jeder Schaltfrequenz verwendet werden, ohne daß ein Neuabgleich der Kompensation erforderlich ist. Die dynamischen Regeleigenschaften können leicht durch die Selektion digitaler Wichtungskoeffizienten geändert werden und der digitale Grundregler kann leicht modifiziert werden, so daß er Spezialfunktionen wie, z.B. Ausgangsstrombegrenzung und Softstart aufweist. Eine Computersimulation ist leicht realisierbar, da die Aktion der Leistungstransistoren immer einen Zyklus im Voraus definiert ist.
Ein theoretischer Nachteil einer Lastverteilungsquantisierung liegt darin, daß ein niederfrequentes Quantisierungsrauschen im Ausgang des Stromrichters erzeugt wird. Wenn jedoch ein ausreichend kleiner Quantisierungspegel für die Lastverteilungserzeugung verwendet wird, dann kann das Quantisierungsrauschen auf einen Pegel gut unterhalb der Schaltwelligkeit reduziert werden.
Stromrichtersteuerungen, die eine digitale Proportional- Integral-Differential- (PID) Rückkopplung verwenden, sind in den folgenden Veröffentlichungen gezeigt:
N. R. Miller , "A Digitally Controlled Switching Regulator," PESC Record, 1977
V . B. Boros, " A Digitally Proportional Integral, and Derivative Feedback Controller for Power Conditioning Equipment," PESC Record, 1979
H. Matsuo and F. Kurokawa, "Regulation Characteristics of the Digitally Controlled DC-DC Converter," PESC Record, 1983
T. V. Papathomas and J. N. Giacopelli, "Digital Implementation and Simulation of an Average Current Controlled Switching Regulator," PESC Record, 1979.
Diese Schaltungen verwenden einen spannungsgesteuerten Oszillator für die Messung des Fehlers in dem zu regelnden Signalausgang. Folglich ist die Lastverteilung eine kontinuierliche Variable und ändert sich in Reaktion auf Veränderungen in der gemittelten Ausgangsspannung von einem Schaltzyklus zum nächsten Schaltzyklus.
In R. Bruckner und I. Khamare, "Optimizing Converter Design and Performance Utilizing Micro Controller System Feedback and Control," Proceedings Powercon 8, 1981, ist ein digital gesteuerter Stromrichter beschrieben, der eine quantisierte Lastverteilungtechnik aber keine PID-Steuerung verwendet. Bei diesem Steuerungstyp wird das Ausgangssignal mit einem Analog/Digital-Wandler abgetastet und das Lastverteilungsverhältnis wird basierend auf den abgetasteten Daten einen Zyklus im Voraus berechnet.
Der in der vorliegenden Erfindung verwendete digital gesteuerte Stromrichter verwendet beides, die PID-Steuerung und die Lastverteilungsquantisierung. Die PID-Steuerung ist erwünscht, da sie eine sehr gute Regelung bietet. Zusätzlich zu den guten Regeleigenschaften muß ein praxisgerechter Stromrichter für viele Anwendungen eine Ausgangsstrombegrenzung, Softstart, Unterspannungssperre und Überspannungsabschaltung aufweisen. Der in der vorliegenden Erfindung verwendete digital gesteuerte PID-Stromrichter weist all diese Funktionen auf. Die Softstart-Funktion ändert während des Einschaltens die digitalen Wichtungskoeffizienten der Steuerung. Das einzige externe Signal, das benötigt wird, ist ein logische "Flanke" zur Initialisierung der Funktion. Dieses Verfahren ist mit einer analogen Steuerung nicht praktizierbar, da es viele zusätzliche Komponenten erfordern würde.
Die beschriebene Steuerung weist auch Unterspannungssperr- und Überspannungsabschaltungs-Funktionen auf. Diese Funktionen bewirken, daß die Steuerung "zurückgesetzt" wird, wobei das Lastverteilungsverhältnis gezwungen wird, auf Null zu gehen, solange die Eingangsspannung zu niedrig oder eine der Ausgangspannungen zu hoch ist.
Ein Stromrichter mit Lastverteilungsquantisierung, der in Verbindung mit einer entsprechender Steuerungschaltung verwendet werden kann, ist in dem United States Patent 4.630.187 erteilt am 16. Dezember 1986 mit dem Titel "Power Converted with Duty Cycle Quantization" dargestellt. Der Erfinder dieses Patents ist Christopher P. Henze, der Erfinder der vorliegenden Erfindung und der Anmelder ist Unisys Corporation, die Nachfolgerin von Sperry Corporation.
Die europäische Patentanmeldung EP-A-059 089 behandelt ein Stromversorgungsgerät, das zwei symmetrische Energiequellen aufweist. EP-A-059 089 sieht eine Steuervorrichtung (einschließlich einem Differenzverstärker) vor, um die Differenz zwischen der Ausgangsspannung seiner zwei Energiequellen durch Erhöhung der Ausgangsspannung der Enerqiequelle auszugleichen, die die niedrigere Spannung hat, bis die Differenz eliminiert ist. Der analoge Differenzverstärker von EP-A-059 089 ist jedoch nur in einfachen Steuerungen mit Spannungsrückkopplung anwendbar.
Deshalb ist es ein Ziel der vorliegenden Erfindung ein redundates Stromrichtersystem zu schaffen, das einen zuverlässige Stromaufteilung auf mehrere PID-Konverter zuläßt.
Dieses Ziel ist durch ein Stromrichtersystem, wie es in Anspruch 1 definiert ist, erreicht.

Kurze Beschreibung der Zeichnungen

Die bevorzugte Ausführungsform der vorliegenden Erfindung wird mit Bezug auf die Zeichnungen beschrieben, von denen:
Fig. 1 ein Schema ist, das zeigt, wie die Fig. 1a, 1b und 1c angeordnet sind, um ein Blockschaltbild des parallelen quantisierten Lastverteilungsstromrichters der vorliegenden Erfindung zu bilden;
Fig. 1a, 1b und 1c die Blockschaltbilder der Lastverteilungsstromrichter darstellen;
Fig. 2 ein Plan für die Anordnung der Fig. 3 bis 12 ist; und
Fig. 3 bis 12 detailierte Blockschaltbilder einer besonderen Ausführungsform der vorliegenden Erfindung sind.

Beschreibung der bevorzugten Ausführungsform der Erfindung

Wie in Fig. 1a, 1b und 1c dargestellt, werden zwei digital gesteuerte Stromrichter 10, 10'miteinander verbunden, um ein redundantes Stromrichtersysten zu implementieren. Die zwei Stromrichter sind in einer identischen Art und Weise aufgebaut, sie werden aber während des Normalbetriebs in einer Master/Slave-Beziehung betrieben, um sicherzustellen, daß der Laststrom gleichmäßig verteilt wird. Obwohl nur zwei Stromrichter gezeigt sind, können zusätzliche Stromrichter parallelgeschaltet werden, um eine dreifache oder noch höherwertige Redundanz zu schaffen. Wenn einer von den Stromrichtern oder eine der Primärenergiequellen ausfallen sollte, wird die Master/Slave-Beziehung beendet und der (die) verbleibende(n) Stromrichter wird Energie an die Last liefern.
Wenn einer der Stromrichter ausfallen sollte, ist es unbedingt erforderlich, daß die Betriebsfähigkeit des anderen Stromrichters nicht verschlechtert wird. Eine Diodenisolation kann an den Eingangs- und den Ausgangsklemmen der Stromrichter zur Isolation von internen Ausfällen verwendet werden. Wenn eine verschachelte Sperrwandlertopologie verwendet wird, schafft dieses einen inherenten isolierten Ausgang. (Eine Diodenisolation an den Eingangsklemmen ist ein allgemein angewandtes Merkmal für redundante Busanwendungen.)
Die digitale Information, die den augenblicklichen Zustand jeden Stromrichters beschreibt, wird in jedem Schaltzyklus auf eine abnormale Betriebsweise überprüft. Wenn eine abnormale Betriebsweise, wie z.B. das Einsetzen einer Strombegrenzung oder einer Unterspannungssperre detektiert wird, dann wird die Master/Slave-Beziehung beendet und der fehlerhafte Stromrichter abgeschaltetet. Während des Parallelbetriebs sorgt die digitale Strom-Gleichverteilungstechnik dafür, daß der Laststrom gleichmäßig auf die zwei Stromumrichter verteilt wird, ohne daß die Spannungsregelungseigenschaften des geschlossenen Regelkreises beeinflußt werden. Da die erforderliche Logik leicht in dem digitalen Steuerungs-Gate- Array mit eingefügt werden kann, muß nur ein einziger Komparator dem Stromrichter hinzugefügt werden, um die digitale Stromgleichverteilung zu implementieren.
In dem digital gesteuerten Stromrichter wird ein quantisierter Lastverteilungswert (dn) bei jedem Schaltzyklus berechnet, um die Ausgangsspannungsregelung aufrecht zu erhalten. Zur Implementation der digitalen Stromgleichverteilung wird ein digitaler Offsetwert (bn) ebenso bei jedem Schaltzyklus berechnet und zur Einstellung der in den Master- und Slave-Stromrichter verwendeten Lastverteilungen verwendet, wobei gilt:
dn(Master) = dn - bn
dn(Slave) = dn + bn
Der quantisierte Lastverteilungswert wird nur durch den Master-Stromrichter berechnet und an den Slave-Stromrichter weitergegeben. Der Offsetwert wird ebenfalls in dem Master- Stromrichter aus einem einzelnen Ausgangsbit des Stromkomparators mit Hilfe einer diskreten Proportional-Integral- Technik berechnet. Die Funktion des Stromkomparators ist es anzuzeigen, ob der Strom im Master-Stromrichter größer oder kleiner als der Strom im Slave-Stromrichter bei jedem Abtastzeitpunkt ist.
Da die in den zwei Stromrichtersystemen verwendete augenblickliche gemittelte Lastverteilung unabhängig von dem Offsetwert ist,
ist der Betrieb für den digitalen Stromgleichverteilungskreis für den digitalen Haupt-Spannungregelungskreis transparent. Da weiterhin ein diskreter Integrator in der Gleichverteilungs- Logik enthalten ist, kann eine große Abweichung in der Eingangsspannung und in den Werten der internen Komponenten angepaßt werden. Die proportionalen und integralen Wichtungskoeffizienten können angepaßt werden, um die gewünschte Impulsantwort zu selektieren und die Stabilität des geschlossenen Regelkreises zu garantieren.
Diskrete Proportional-Integral-Differential (PID)-Regler führen die Ausgangsspannungsregelung in der vorliegenden Erfindung aus. Vor dem Beginn eines jeden Schaltzyklus wird ein neuer quantisierter Lastverteilungswert dn über eine gewichtetete Summierung aus: einem digitalen Eingangsfehlersignal en' , dem diskreten Integralanteil des Fehlersignals Yn' und dem diskreten Differentialanteil des Fehlersignal xn' berechnet.
Ein digitales Fehlersignal en', das die Differenz zwischen der aktuellen Ausgangsspannung und einer Referenzspannung beschreibt, wird als das Eingangssignagnal für die digitale Rückkopplungssteuerung verwendet. Dieses digitale Fehlersignal kann positiv oder negativ sein und wird durch Abtastung und Digitalisierung der Ausgangsspannung eines unkompensierten analogen Fehlerverstärkers während jedem Schaltzyklus gewonnen. Ein 8-Bit Analog/Digital (A/D)-Wandler wird in dem digitalen Fehlerverstärker eingesetzt. Die Zweier-Komplement- Darstellung erlaubt dem digitalen Fehler einen Bereich von -128 bis +127, was einer abgetasteten Ausgangsspannung von ungefähr 4,64 bis 5,36 Volt entspricht.
Eine einfache Annäherung der kontinuierlichen Arbeitsweise der Integration wird durch die Aufsummierung aller alten Fehlerwerte erreicht, um folgendes zu erhalten:
Yn = en + en-1 + ... eo
Diese Beziehung kann als eine diskrete Zeitdifferenzgleichung wie folgt ausgedrückt werden:
Yn = Yn-1 + en
Ein Addierer und ein Register werden zur Bildung eines diskreten Addierers verwendet, um die in obiger Gleichung beschriebene Integration zu implementieren. Der Fehler en und die vorhergehende Summe Yn-1 werden addiert um die neue Summe zu bilden. Wenn das Ergebnis nicht mehr benötigt wird und bevor der nächste Fehler en+1 erhalten wird, muß das Register mit der aktuellen Summe Yn (die die alte Summe beim nächsten Schaltzyklus wird) neu beschrieben werden.
Die diskrete Differentiation des digitalen Fehlereingangssignals wird durch die Subtraktion des vorhergehenden Fehlers von dem aktuellen Fehler gewonnen.
xn = en - en-1
Für eine Hardware-Realisierung eines diskreten Differentiators werden ein Addierer und ein Register benötigt. Da eine Zweier-Komplement-Zahl durch Invertierung und Addition einer Eins negiert werden kann, wird die Subtraktion des vorhergehenden Fehlers in der beschriebenen Ausführungsform durch Verwendung eines invertierenden Registers und Erzwingen eines Übertrags in den Addierer erreicht. Das Register muß wie bei dem Integratorschaltkreis zum geeigneten Zeitpunkt neu beschrieben werden, so daß der aktuelle Fehler bis zum nächsten Schaltzyklus gespeichert werden kann, um so zum neuen "vorhergehenden Fehler" zu werden.
Die multiplikativen Konstanten KP, KI und KD können zum Abgleich des relativen Beitrags der drei Steuerzweige zur Lastverteilungsberechnung verwendet werden. Im allgemeinen ist eine schnelle digitale Multiplikation mit beliebigen Konstanten sehr hardwareaufwendig; wenn jedoch die Konstanten auf Potenzen von Zwei beschränkt werden, kann eine Multiplikation durch der Links-Verschiebe-Operationen und eine Ganzzahldivision durch die Rechtsverschiebe-Operationen implementiert werden. Bei der beschriebenen digitalen PID-Steuerschaltung sind vier extern programmierbare Koeffizienten für die Wichtung sowohl des Integral- als auch des Differential- Zweiges vorgesehen. Die Auswahlmöglichkeiten sind: KI = 1/8, 1/16, 1/32 und 1/64; und KD = 0, 1, 2, und 4. KP = 1 obwohl es, wenn gewünscht, auch andere Werte annehmen könnte. Wenn KD gleich 0 ist, arbeitet die Steuerung nur mit dem Proportional- Integral- (PI)-Anteil der Rückkopplungsteuerung. Dieses Merkmal kann zu Prüfung der Auswirkung der Differentialsteuerung auf das geschlossene Regelkreissystem verwendet werden.
Der im n-ten Schaltzyklus zu verwendende quantisierte Lastverteilungswert ist durch die gewichtete Summe der Ausgangssignale der drei Regelzweige gegeben.
dn = enKP + YnKI + XnKD
Die quantisierte Lastverteilung muß immer eine positive Zahl sein und wird durch ein M-Bit Binärzahl dargestellt. Eine Überlauf/Unterlauf-Detektion und Korrektur wird zum Setzen von Dn auf Null, wenn Unterlauf auftritt, und auf 2M-1, wenn Überlauf auftritt, verwendet. Die aktuelle Lastverteilung Dn der Leistungsschalttransistoren während den n-ten Zyklus ist unter der Annahme eines Einphasen-Stromrichters, bei dem die Lastverteilung von 0 bis 1 reichen kann (d.h. , wenn der Stromrichter einen Abwärtstransformator ohne Isolation versorgt) gleich:
Dn = dn/2M für 0 ≤ dn ≤ 2M-1
In einer Zweiphasenkonfiguration, wobei ein Leistungstransistor während des gesamten Schaltzyklusses ausgeschaltet sein muß, während dem der andere Leistungstransistor aktiv ist, entspricht das aktuelle Zweiphasenverhältnis eines individuellen Leistungstransistors gleich der Hälfte des obigen Wertes.
Ein schneller synchroner Digitalzähler wird zur Erzeugung der Ansteuerwellenformen für die Leistungsschalttransistoren eingesetzt. Der Digitalzähler muß ebenfalls einen Zählumfang von 2M aufweisen und 2M gleichabständige diskrete Punkte innerhalb der Schaltperiode, bei der Leistungstransistor ausgeschaltet werden kann, bereitstellen. Bei einem Einphasen- Stromrichter wird der Leistungstransistor jedesmal wenn der Digitalzähler über Null läuft eingeschaltet. Bei einem Zweiphasenzähler werden die sich abwechselnden Leistungstransistoren jedesmal, wenn der Digitalzähler über Null läuft eingeschaltet. Die Leistungstransistoren werden abgeschaltet, wenn der Digitalzähler einen Wert erreicht hat, der dem Wert von dn entspricht. Wenn dn in einem speziellem Schaltzyklus den Wert Null hat, bleibt der Leistungstransistor für den gesamten Schaltzyklus abgeschaltet.
In dem dargestellten System wird eine 8-Bit Binärdarstellung für die quantisierte Lastverteilung verwendet, wodurch sich dn (dezimal) von 0-255 erstrecken kann. Die entsprechende Auflösung in der Lastverteilung ist ungefähr 0,4% in einem Einphasensystem.
Die in der vorliegenden Erfindung verwendeten Stromrichter können eine Anzahl spezialisierter Funktionen ausführen. Diese Funktionen können Ausgangsstrombegrenzung, Softstart, Unterspannungssperre, Überspannungsabschaltung und eine Hauptrücksetz-Anzeige umfassen. Der Ausgangsstrom des Stromrichters kann durch eine dynamische Änderung des digitalen Fehlereingangssignals für die PID-Steuerung begrenzt werden. Zur Realisierung der Spannungsregelung wird der digitale Fehler des A/D-Wandlers über Multiplexer in die PID-Steuerung geführt. Stromschwellwertdetektoren überwachen den Strom während jeder Stromabgabe der Leistungstransistoren.
Sollte ein Überstromzustand auftreten, definiert als ein logischer "H-Pegel" an irgendeinem der Überstromsignaleingänge zum Abtastzeitpunkt, dann wird ein Multiplexer den digitalen Fehler durch eine negative Konstante ersetzen. Die Lastverteilung wird dann mit jedem Schaltzyklus verringert, bis der Ausgangstrom in den normalen Bereich zurückkehrt. Sobald der Ausgangsstrom reduziert ist, wird die Steuerung auf den digitalen Fehler ansprechen und versuchen die Ausgangsspannung zu regeln. Dieses kann eine nochmalige Erzeugung eines Überstromzustandes (wenn die Lastimpedanz zu klein ist) bewirken, was wiederum in der Reduzierung der Lastverteilung resultiert, da die Steuerung als Stromwelligkeitsregler arbeitet. Die Strombegrenzungskonstante kann dann zur Steuerung der Form und Frequenz der Stromwelligkeit verwendet werden.
Beim Einschalten des Stromrichters , wird ein Softstart- Eingangssignal ein Flip-Flop setzen, das durch die Aktion eines Multiplexers die PID-Steuerung auf die Funktion eines sehr langsamen Integrators bei offenem Regelkreis rekonfiguriert. Die Proportional- und Differentialzweige werden von dem Steuerkreis abgetrennt und der integrale Wichtungskoeffizient wird mit einer zusätzlichen Konstante KS, die typischerweise einen Wert von 1/512 hat, multipliziert. Das wird bewirken, daß die Lastverteilung und die Ausgangsspannung nur langsam ansteigen. Solange die Ausgangsspannung des Stromrichter kleiner als die Schwellenspannung des digitalen Fehlerverstärkers ist, wird der Fehler einen Konstante eMAX sein. Unter der Annahme, daß die Lastverteilung eine kontinuierlich Variable ist, ist die Änderung der Lastverteilung von einem Zyklus zum nächsten während des Softstarts gleich:
dn+1 - dn = emaxKIKS
Da die Lastverteilung eine quantisierte Variable ist, ergibt der reziproke Wert der rechten Seite der obigen Gleichung die Anzahl der notwendigen Schaltzyklen, um die Lastverteilung um eine Einheit zu erhöhen. Eventuell wird dabei die Ausgangsspannung des Stromrichters in den aktiven Bereich des digitalen Fehlerverstärkers ansteigen. Wenn sich der digitale Fehler von seinem Maximalwert, wie er durch einen digitalen Komparator detektiert wird, entfernt, dann wird der originale PID-Steuerkreis wieder in Betrieb gesetzt. Da der digitale Fehler einer direkten Messung der Ausgangsspannung entspricht, kann ein anderer digitaler Komparator für die Erzeugung des Hauptrücksetzsignals verwendet werden.
Die Möglichkeiten einer Unterspanungssperre und einer Überspannungsabschaltung können der digitalen Regelung mit Hilfe von Fühlerleitungen zur Überwachung sowohl der Eingangsspannung als auch der Ausgangsspannung(en) hinzugefügt werden. Wenn die Eingangsspannung zu niedrig oder die Ausgangsspannung zu hoch ist, werden alle Register in der Steuerung gelöscht - und dabei die Lastverteilung auf Null gehalten. Sobald der Fehlerzustand entfernt ist, wie es durch die entsprechende Fühlerleitung detektiert wird, startet der Stromrichter erneut im Softstart-Modus.
Die Konstruktionsziele der beschriebenen Ausführungsform sind die Lieferung eines geregelten 5 V Ausgangsgleichspannung bei Strömen bis zu 40 A aus einer nichtgeregelten Gleichspannungsquelle, die von 95 bis 205 Volt varrieren kann. Die Schaltfrequenz wurde durch die Wahl eines 40 MHz Quarzoszillators zur Ansteuerung der PID-Steuerung auf 156,25 kHz gesetzt.
Eine Einphasenausführung des digital gesteuerten Stromrichters 10 der vorliegenden Erfindung wird mit Bezug auf das Gesamt-Blockschaltbild von Fig. 1 beschrieben. Ein Gleichspannungsschaltregler 12 legt über die Diode 23 Spannungsimpulse über dem Lastwiderstand 76 an. Das über dem Lastwiderstand 76 entwickelte Signal wird an den invertierenden Eingangsanschluß eines Differenzverstärkers 18 angelegt. Der nichtinvertierende Eingangsanschluß des Verstärkers 18 ist mit einer Referenzspannungsquelle verbunden. Damit wird ein Ausgangssignal am Verstärker 18 entstehen, das proportional ist zur Differenz zwischen der Spannung über dem Lastwiderstand 76 und der Referenzspannung 20. Der Ausgang des Verstärkers 18 ist mit einem Abtast- und Halte-Schaltkreis 22 verbunden, der die ankommenden Impulse speichert, so daß sie durch den Analog/Digital (A/D)-Wandler 24 in digitale Signale umgewandelt werden können, die die Amplituden der an den Verstärker 18 angelegten Eingangssignale repräsentieren.
Der Ausgang des A/D-Wandlers 24 liefert digitale Fehlersignale an den Mehrfach-Leitungsbus 25, Die digitalen Signale auf dem Bus 25, die direkt proportional zu der über dem Lastwiderstand entwicklelten Spannungshöhe sind, werden an einen digitalen Multiplikationsschaltkreis 30 geliefert. Dieser Zweig wird als der Poportionalzweig bezeichnet, da die in diesem Zweig entwickelten Signale proportional zu der Differenz zwischen der aktuellen Spannung über dem Widerstand 76 und der Referenzspannung sind. Der Multiplikationsschaltkreis 30 kann zur Multiplikation der Signale auf dem Bus 25 mit einem Multiplikationsfaktor KP, der als Wichtungsfaktor für das digitale Fehlersignal dient, eingesetzt werden.
Die digitalen Signale des A/D-Wandlers 24 werden ebenfalls auf einer Leitungsgruppe 32 an einen diskreten Integrator 34 geleitet. Der Wert der digitalen Signale auf den Leitungen 32 repräsentiert das Strom-Eingangsfehlersignal, das proportinal ist zu der Differenz zwischen der gewünschten Referenzspanung an dem Anschluß 20 und der aktuellen Referenzspannung, die über dem Lastwiderstand 76 entwickelt wird. Der diskrete Integrator addiert das Stromfehlersignal auf den Leitungen 32 zur Summe der vorausgegangenen Fehlersignale hinzu, die in dem diskreten Integrator 34 gespeichert sind, und liefert ein integriertes Fehlersummensignal auf den Leitungen 36 an den Multiplikationsschaltkreis 38. Der Multiplikationsschaltkreis 38 multipliziert die Summationssignale mit einer Integrationsfaktorkonstante KI.
Die Ausgangssignale des A/D-Wandlers 24 werden auch auf den Leitungen 40 in einem dritten Zweig des Systems zu einem diskreten Diferentiator 42 geführt. Der diskrete Differentiator speichert den Fehlersignalwert des vorausgegangenen Abtastzyklus und subtrahiert ihn von dem Wert des aktuellen Fehlersignals um ein differenziertes Fehlersignal auf den Leitungen 44 zum Multiplikationsschaltkreis 46 zur Verfügung zu stellen. Der Multiplizierer 46 multipliziert die digitalen Signale auf den Leitungen 44 mit einem Differential- Wichtungsfaktor KD. Die Faktoren KP, KI und KD können unbhängig voneinander varriert werden, um das Fehlersignal auf effektivste Art und Weise zu reduzieren.
Der diskrete Differentiatorzweig ist für die Minimierung der dynamischen Fehler im Regelkreis vorgesehen. Der diskrete Integratorzweig reduziert andererseits die statischen Fehler oder Gleichgewichtszustandsfehler. Durch die Bereitstellung beider Integrations- und Differentiations-Multiplikationsfaktoren KI und KD kann der Stromrichter einen zufriedenstellenden Kompromiss zwischen guten statischen und guten dynamischen Leistungsdaten des Regelkreises erreichen.
Das Ausgangssignal des Multiplikationsschaltkreise 30 ist auf der Leitung 48 für einen Eingang des Summierschaltekreises 54 bereitgestellt. Die Ausgangssignale der Multiplikationsschaltkreise 38 und 46 sind in ähnlicher Weise über die Leitungen 50 und 52 an zweite und dritte Eingänge des digitalen Summationsschaltkreises 54 angelegt. Die digitalisierte Summe dieser Signale ist über die Leitungen 56 mit einem Satz Eingängen eines digitalen Komparators 58 verbunden. Ein Festfrequenz-Oszillatorschaltkreis 60 ist mit einem Zähler 62 verbunden, der ein Ausgangssignal an einen zweiten Satz Eingänge des Komparators 58 liefert. Ein zweiter Komparator 64 weist ebenfalls einen Satz Eingänge auf, der zum Empfang der Ausgangszählerstandes des Zählers 62 verbunden ist, und ein anderer Satz von Eingängen des Komparators 64 ist über die Leitungen 66 für den Empfang einer digitalen Darstellung eines 0-Wertes verbunden.
Der Ausgsang des Komparators 58 ist über die Leitung 68 an den Rücksetz- oder R-Eingangsanschluß des Zwischenspeichers 72 (der ein konventionelles Flipflop sein kann), angelegt, während der Ausgang des Komparators 64 an den Setz- oder S- Eingangsanschluß 70 des Zwischenspeichers 72 angelegt ist. Der Ausgang des Zwischenspeichers 72 ist über die Leitung 74 als ein Rückkopplungsteuerungssignal an den Schaltregler 72 zurückgeführt. Demzufolge wird bei Betrieb der Zwischenspeicher 72 gesetzt, wenn der Zählerstand im Zähler 62 Null ist, und er bleibt gesetzt, bis der Zählerstand im Zähler 62 gleich groß ist wie der des Digitalsignals auf den Leitungen 56, das durch den Summationsschaltkreis 54 angelegt wird. Wenn diese Werte gleich sind, wird der Zwischenspeicher 72 durch ein Ausgangssignal des Komparators auf der Leitung 68 zurückgesetzt und der Ausgang des Zwischenspeichers auf der Leitung 74 ändert den Zustand. Durch die Steuerung der Zeitspanne, während der der Zwischenspeicher im gesetzten Zustand verbleibt, wird das Tastverhältnis des Schaltreglers 12 als eine Funktion der Differenz der Ausgangsamplitude des Schaltreglers 12 und der gewünschten Referenzspannung geregelt. In der vorliegenden Erfindung wird dieses auf eine präzise digital quantisierte Art und Weise erreicht, die zusätzlich die Vorteile einer digitalen proportionalen, integralen und differentiellen Rückopplungssteuerung mit beinhaltet.
Eine detailliertere Darstellung eines Stromrichters, der gemäß der vorliegenden Erfindung aufgebaut ist, ist in den Fig. 3-12 dargestellt, in denen 8 Ausgangsphasen anstelle einer einzigen Ausgangsphase erzeugt werden, und wobei die oben in Verbindung mit Fig. 1 beschriebene Struktur noch anwendbar ist. Von den Fig. 3-5 und 7-11 besteht jede aus einer "a" und einer "b" Teilfigurbezeichnung. Fig. 3a und 3b stellen einen 8-Bit 4-Phasen Taktgenerator dar, der die grundlegenden Zeittaktsignale dieser Ausführungsform erzeugt. Die durch den Takgenerator von Fig. 3 erzeugten Taktphasen werden noch einmal durch Frequenzpaare von Flipflops (gezeigt in Fig. 4 und Fig. 5) aufgeteilt, wobei jedes Flipflop einer speziellen Taktphase zugeordnet ist, so daß jede der 4 Taktphasen von Fig. 3 2 Ausgangsphasen für ingesamt 8 Taktphasen erzeugt.
Ein Festfrequenzoszillator 61 startet die Erzeugung des Zeittaktsignals. Der Ausgang des Oszillators 61 ist über einen Inverter 63 mit einer Verzögerungsleitung 65 verbunden. Die Verzögerungsleitung 65 weist einen ersten Abgriff 67 auf, der ein Ausgangssignal nach einer vorbestimmnten Verzögerungszeit liefert, um den Zählern 69-71 Zeit zu geben, sich zu stabilisieren, nachdem sie durch das Ausgangssignal des Verstärkers 63 getaktet wurden. Ein zweiter Abgriff 73 ist an der Verzögerungsleitung vorgesehen, so daß die Kombination der an den Abgriffen 67 und 73 erscheinenden Signale die Breite des Ausgangsimpulses bestimmt, der durch das EXCLUSIV-ODER- Gatter 75 ausgekoppelt wird.
Das Ausgangssignal des EXCLUSIV-ODER-Gatters 75 ist auf die Leitung 76 in der Form von Impulsen aufgekoppelt, die dann auftreten, wenn nur einer der Abgriffe auf einem H-Pegel liegt. Wenn das Eingangssignal die Verzögerungsleitung 65 durchläuft, wird zuerst der Abgriff 67 auf H-Pegel sein, während der Abgriff 73 auf einem L-Pegel liegt, was die Erzeugung eines ersten Impulses auf der Ausgangsleitung 76 initialisiert. Sowie das Signal in der Verzögerungsleitung weiterläuft, wird ein Punkt erreicht, bei dem die Signale auf beiden Abgriffen 67 und 73 auf einem H-Pegel liegen werden und bei dem dann das Ausgangssignal des EXCLUSIV-ODER-Gatters 75 auf einen L-Pegel fällt. Ein weiteres Fortschreiten des Signals in der Verzögerungsleitung resultiert darin, daß der Abgriff 67 auf einem L-Pegel und der Abgriff 73 auf einem H- Pegel liegt, was die Erzeugung eines zweiten Ausgangsimpulses auf der Leitung 76 für jeden von dem Verstärker 63 gelieferten Eingangsimpuls bewirkt. Folglich erscheinen die Ausgangsimpulse auf der Leitung 76 mit der doppelten Frequenz der Impulse, die am Ausgang des Inverters 93 auftreten.
Die am Abgriff 67 auftretenden Signale werden auch über den Inverter 78 mit derselben Frequenz wie das Ausgangssignal des Invertes 63 auf die Leitung 80 gekoppelt. Die Signale auf der Leitung 76 werden als ein Takteingang für den Zwischenspeicher 82 verwendet, so daß zu jedem Zeitpunkt, an dem das Takteingangssignal auf den Leitungen 76 von einem L-Pegel auf einen H-Pegel wechselt, die mit D&sub0;-D&sub7; bezeichneten Eingangssignale abgetastet werden, wobei D&sub0; das niedrigstwertige Bit und D&sub7; das höchstwertige Bit auf den Eingangsleitungen 80 und 88-100 repräsentiert.
Das Ausgangssignal des Inverters 63 wird über die Leitungen 84 und 86 an die Takteingänge der Zähler 69 und 71 angelegt. Die Zählerausgangsleitungen 88, 90, 92 und 94, die die Taktsignale Q&sub0; bis Q&sub3; empfangen, liefern einen Taktimpulszug. Das Q&sub0;-Signal tritt mit der halben Frequenz der Impulse des Verstärkers 63 auf und jede von den Leitungen Q1 bis Q3 liefert Zeittaktimpulse mit der halben Wiederholungsrate des Taktsignals, das auf der darüberliegenden Leitung auftritt. In einer ähnlichen Art und Weise erscheinen die Ausgangssignale auf den Leitungen 96, 98, 100 und 102 des Zählers 71 mit der halben Rate der Zeittaktsignalrate, wie sie in der unmittelbar darüber liegenden Leitung auftritt. Folglich hätte das Signal auf der Leitung 76 eine Frequenz von 40 MHz, wenn der Oszillator 61 mit 20 MHz betrieben wird, während das Signal auf der Leitung 80 eine Frequenz von 20 MHz hätte. Entsprechend hätte das Signal auf der Leitung 88 eine Frequenz von 78,125 kHz.
Die Ausgangsleitungen 88-102 der Zähler 69 und 71 sind mit den Eingängen D&sub0;-D&sub7; des Zwischenspeichers 82 verbunden. Die Ausgangssignale Q&sub0;-Q&sub7;, die auf den Leitungen 142-146 erscheinen, liefern 8 Taktsignale, wobei das Taktsignal auf der Leitung 142 die niedrigste Taktrate hat. Beispielsweise werden bei einem 20 MHz Oszillatortaktausgang die Taktzeitimpulse auf der Leitung 156 mit einer Taktrate von 156,25 KHz erscheinen. Das 78,125 KHz Signal auf der Leitung 102 wird als CLA 8 Signal auf der Leitung herausgeführt. Die Leitungen 154, 156 und und 104 bestehen aus einer Gruppe von Signalen, die als Taktphase-A-Signale gruppiert und bezeichnet sind, die eine Phase eines 4-Phasentakts bilden. Die Signale auf den Leitungen 142-152 sind aufgrund ihrer relativ hohen Frequenz keiner speziellen Taktphase zugeordnet.
Die Ausgangsleitungen 98, 100 und 102 des Zählers 71 sind entsprechend mit den A&sub0;, A&sub1;, und A&sub2; Leitungen der Rechen- und Logik-Einheiten (ALU) 112, 114 und 116 verbunden. Die A&sub3; Eingänge dieser ALU's sind alle mit einem L-Pegel verbunden, wie es durch die Dreiecke in den Zeichnungen dargestellt ist. Die B&sub0;, B&sub1; und B&sub2; Eingänge sind alle mit einem H-Pegel verbunden, (wie es durch die Vierecke in den Zeichnungen dargestellt ist), während der B&sub3; Eingang für ALU 112 mit einem L-Pegel verbunden ist. Die B&sub0; und B&sub3; Eingänge von ALU 114 sind mit einem L-Pegel verbunden, während ihre B&sub1; und B&sub2; Eingänge mit einem H-Pegel verbunden sind. Bei der ALU 116 sind die B&sub0; und B&sub2; Eingänge mit einem H-Pegel verbunden, während die B&sub1; und B&sub3; Eingänge mit einem L-Pegel verbunden sind. Die Übertragseingänge CIN sind alle mit einem L-Pegel verbunden. Folglich wird die ALU 112 eine digitale 7 auf die von den Signalen an den A&sub0;, A&sub1; und A&sub2; Eingängen repräsentierte Zahl addieren. In einer ähnlichen Art und Weise wir die ALU 114 eine 6 zu dem Wert der Eingaben an den A&sub0; bis A&sub2; Anschlüssen addieren und eine Zahl 5 wird von der ALU 116 addiert werden. Der Effekt der durch die ALU-Einheit 112 durchgeführten Addition ist die Schaffung eines Zugs von Ausgangsimpulsen auf den Leitungen 122, 124 und 126, die dieselbe Dauer und denselben Zeittakt haben, wie die Signale auf den Leitungen 154,156 und 104, die aber in der Zeit um 90º bezogen auf das von der Leitung 156 bereitgestellte Signal versetzt sind.
Die S&sub0; und -S1 Ausgangssignale für ALU 112 auf den Leitungen 122 und 124 werden als D&sub0; und D&sub1; Eingangssignale an den Abtastzwischenspeicher 118 angelegt, der durch das Signal auf der Leitung 120, die mit der Leitung 76 verbunden ist, getaktet wird. Das S&sub2; Signal der ALU 112 wird auf der Leitung 126 direkt als das Taktsignal mit der niedrigsten Frequenz der Taktphase B, die mit CLB 8 bezeichnet ist, geliefert. Die S&sub0; und S&sub1; Ausgangssignale der ALU 114 sind über die Leitungen 130 und 132 an die D&sub2; und D&sub3; Eingänge des Zwischenspeichers 118 angelegt. Das S2 Ausgangssignal der ALU 114 auf der Leitung 134 wird als das Taktphase C Signal mit der niedrigsten Frequenz eingesetzt und wird mit CLC8 bezeichnet. Die S&sub0; und S&sub1; Ausgangssignale der ALU 116 sind über die Leitungen 136 und 138 an die D&sub4; und D&sub5; Eingänge des Zwischenspeichers 118. Das S&sub3; Ausgangssignal der ALU 116 auf der Leitung 140 wird als das Taktphase D Signal mit der niedrigsten Frequenz eingesetzt und wird mit CLD8 bezeichnet Die Taktschaltung von Fig. 3 liefert also 4 Taktphasen, von denen jede mehrfache Taktsignale in einer Taktphase liefert. Die CLB6, CLB7 Signale werden auf den Leitungen 158, 160, die CLC6, CLC7 Signale auf den Leitungen 162 und 164 geliefert und die CLD6, CLD7 werden auf den Leitungen 166, 168 geliefert.
Wenn der Stromrichter zum erstenmal eingeschaltet wird, ist es wünschenswert, unmittelbar ein CLEAR-Signal an das System zu geben. Dieses stellt sicher, daß die Steuerschaltung nicht zu arbeiten beginnt, bevor eine vorgegebene Zeit abgelaufen ist, die ermöglicht, daß sich die Spannung an kritischen Stellen der Stromrichterzeit stabilisieren kann und daß der Steuerbereich Übergangszustände ignorieren kann. Das wird mit dem AND-Gatter 170 erreicht, dessen einer Eingang dauernd mit einem H-Pegel verbunden ist und dessen anderer Eingang mit dem Verbindungspunkt eines Widerstands 174 und eines Kondensators 176 verbunden ist. Der Kondensator 176 ist an seinem anderen Ende mit der Masse an der Klemme 177 verbunden, während der Widerstand mit einer positiven Spannungsversorgung an der Klemme 178 verbunden ist.
Nach der vorbestimmten Zeitverzögerung, die durch die RC- Konstante der Schaltung bestimmt ist, wird der zweite Eingangsanschluß des AND-Gatters auf einem H-Pegel liegen und das AND-Gatter wird dann ein Signal mit H-Pegel auf der Leitung 180 ausgeben. Mit der vorläufigen Annahme, daß sich die Leitungen 192 und 196, die mit den anderen Eingängen und dem AND-Gatter 186 verbunden sind, auf H-Pegel befinden, wird auch die Leitung 184 einen H-Pegel annehmen. Das CLEAR-Signal der beschriebenen Ausführungsform erscheint folglich, wenn die Spannungsversorgung eingeschaltet wird, und die Leitung 184 wird demzufolge am Anfang auf einem L-Pegel liegen. Nach einer vorbestimmten Zeitverzögerung wird das anfängliche L-Pegel CLEAR-Signal auf der Leitung 184 wieder freigegeben.
Ein Unterspannungssperrkomparator 190 hat seinen Ausgang mit der Leitung 192 verbunden, um jedesmal einen L-Pegel zu liefern, wenn die Eingangsspannung für den Stromrichter unter einen spezifizierten Betrag absinkt. Wenn die Eingangsspannung an seinem Eingangsanschluß 91 unter einem Schwellwert liegt, bewirkt das L-Pegel Ausgangssignal des Komparators 190 auf der Leitung 192, daß das AND-Gatter 186 ein CLEAR-Signal mit L- Pegel auf der Leitung 184 liefert.
Ein Überspannungskomparator 194 kann ebenfalls eingesetzt werden, wobei die Ausgangsspannung durch einen konventionellen mit der Eingangsklemme 195 verbundenen Erfaßungsschaltkreis überwacht wird, so daß dann, wenn die Ausgangspannungspannung auf einen Pegel ansteigt, bei dem er außerhalb des Einstellbereichs von jedem seitens des Stromrichters bereitgestellten Ausgang liegt, ein Signal mit L-Pegel auf der Leitung 196 geliefert wird, das im Falle einer Überspannung ein CLEAR- Signal auf der Leitung 184 erzeugen wird.
Die Schaltung der Fig. 4a und 4b steuert das Tastverhältnis der Stromrichter für die Ausgangsphasen 0, 1, 4 und 5 während die Schaltung vom Fig. 5a und 5b die Ausgangsphasen 3, 3, 6 und 7 der Stromrichter steuert.
Die Taktphase CLB 8 auf Leitung 126 ist mit dem J-Eingangsanschluß des Flipflops 200 direkt und über den Inverter 202 mit dem J-Eingangsanschluß des Flipflops 204 verbunden. Der Ausgang des J-K Flipflops 200 wird zur Steuerung des Taktverhältnisses des 0-Taktausgangsphase verwendet, während der Ausgang des J-K Flipflops 204 zur Steuerung des Taktverhältnisses der Ausgangsphase 4 verwendet wird. Die Taktphase CLC8 auf Leitung 134 ist den Taktzyklen der Phasen 1 und 5 zugeordnet. Die Taktphase CLD8 auf Leitung 140 von Fig. 5 ist den Taktphasen der Phasen 2 und 6 zugeordnet, und der Takt CLA8 auf Leitung 104 ist den Taktphasen der Phasen 3 und 7 zugeordnet. Da der Aufbau und die Betriebsweise der Schaltung für jede Ausgangsphase identisch ist, wird nur der in Fig. 4 gezeigte Anteil der Schaltung, der die Tastverhältnisse 0 und 4 betrifft hierin speziell beschrieben.
Die Taktsignalbits mit der höchsten Frequenz sind die "60 niedrigstwertigen" Zeittaktsignale auf den Leitungen 142-152, die allen 4 Taktphasen gemeinsam sind (d.h., sie sind die Signale mit der höchsten Wiederholungsrate). Diese Signale werden auf den Leitungen 142-152 an die Eingänge eines Mehrfacheingang-NAND-Gatters 206 geliefert, dessen Ausgangssignal als ein taktendes Signal über die Leitung 208 mit dem Zwischenspeicher 208 verbunden ist. Die CLA6 und CLA7 Signale auf den Leitungen 154 und 156 werden ebenfalls als Eingangssignale an das NAND-Gatter 206 geliefert. Der Ausgang des NAND-Gatters 206 wird auf einem H-Logikpegel liegen, wenn ein Zählerstand von 255 erreicht ist, was das Ende eines Zyklus anzeigt, oder daß ein kompletter Ausgangsimpuls durch jeden der acht Schaltregler, die durch die Flipflops von Fig. 4 und Fig. 5 gesteuert werden, geliefert worden ist.
Zusätzlich dazu, daß es als Taktsignal auf Leitung 208 anliegt, wird das Ausgangssignal des NAND-Gatters 206 zweimal durch die Verstärker 212 und 214 invertiert und als ein Takt an die Flipflops 200 und 204 angelegt. Am Ende von jedem Zyklus, wenn der Zählerstand 255 erreicht ist, werden die Flipflops getriggert, um so abwechselnde H-Pegel an den Q- Ausgangsanschlüssen 216 und 220 bereitzustellen, da die K- Eingänge dieser Flipflops dauernd mit einem H-Pegel verbunden sind. Die Ausgangspegel an den Q- und Q-Anschlüssen 216 und 218 des Flipflops 200 und an den Q- und Q-Anschlüssen 220 und 222 des Flipflops 204 wechseln sich ab, so daß dann, wenn das Ausgangssignal an den Q-Ausgang an einem der Flipflops 200, 204 von einem L-Pegel auf einen H-Pegel umschaltet, das Ausgangssignal an dem anderen Q-Ausgang vom einem H-Pegel auf einen L-Pegel umschalten wird. Die Zeitdauer, in der das Flipflop 200, 204 auf einem H-Pegel verbleibt, wird in einer Art und Weise gesteuert, die im folgenden beschrieben wird.
Alle Eingänge, die mit dem NAND-Gatter 206 verbunden sind, sind auch mit einem Eingang von einem der EXCLUSIV-ODER-Gatter 224-238 verbunden. Der andere Eingang von jedem dieser EXCLUSIV-ODER-Gatter wird von einem der Ausgänge Q&sub0;-Q&sub7; auf den Leitungen 238-252 von dem Zwischenspeicher 210 versorgt. Die Eingangsleitungen 254-268 für den Abtastzwischenspeicher 210 sind digitale Signalbits PID&sub0;-PID&sub7;, die das Impulstastverhältnis repräsentieren, das zur Steuerung des Stromrichters entweder über handbetätigte Schalter oder über automatische Steuerelemente gewählt wurde. Die EXCLUSIV-ODER-Gatter 224-236 dienen in Verbindung mit dem NAND-Gatter 270, mit dem alle Ausgangssignale dieser EXCLUSIV-ODER-Gatter ebenfalls verbunden sind, als ein digitaler Komparator. Wenn die Signale CL&sub0;-CL&sub5;, CLA&sub6; und CLA&sub7; auf den Leitungen 142-252 mit den Signalen auf den Leitungen 238-252 übereinstimmen, werden die Ausgänge aller EXCLUSIV-ODER-Gatter 224-236 auf einen H-Pegel gehen, was ein L-Pegel Ausgangssignal aus dem NAND-Gatter 270 ergibt, das auf der Leitung 272 anliegt.
Die Leitung 272 liefert ihr Ausgangssignal an die AND- Gatter 274 und 276 die entsprechend mit den Aktiv-L-Clear- Eingängen der Flipflops 200, 204 verbunden sind. Der andere Eingang beider AND-Gatter 274, 276 wird durch die CLEAR- Leitung 184 versorgt. Die Flipflops 200 und 204 werden entweder bei Auftreten eines L-Pegel-CLEAR-Signals auf der Leitung 184 oder eines Ausgangssignals von dem NAND-Gatter 270 gelöscht, das anzeigt, daß eine Gleichheit zwischen den digitalen Signalen, die ein gewünschtes Tastverhältnis repräsentieren und dem aktuellen Impulstastverhältnis besteht. Die Flipflops 200, 204 erzeugen das gewünschte Tastverhältnis für die Ausgangsphasen 0 und 4. Es gibt in ähnlicher Form einen kaskadierten Zwischenspeicher 278, der seine Eingänge mit den Leitungen 238-252 zum Empfang der Ausgangsbits Q&sub0;-Q&sub7; als Eingangssignale, die das gewünschte Impulstastverhältnis repräsentieren, verbunden hat. Die übrige Schaltung von Fig. 4 ist mit der zuvor oben beschriebenen identisch und wird zur Erzeugung der Tastverhältnissteuerung für die Phasen 1 und 5 verwendet. In Fig. 5 existiert ein weiterer kaskadierter Zwischenspeicher 280 zur Steuerung der Tastverhältnisse 2 und 6, und ein anderer kaskadierter Zwischenspeicher 282, der die Tastverhältnisse 3 und 7 steuert.
Mit nochmaligem Bezug auf das NAND-Gatter 270 von Fig. 4a ist anzumerken, daß der Ausgang des NAND-Gatters 270 jedesmal auf L-Pegel sein wird, wenn alle EXCLUSIV-ODER-Gatter 224-236 einen H-Pegel haben. Da das an die AND-Gatter 274 und 276 angelegte CLEAR-Signal auf der Leitung 184 auf einem konstanten H-Pegel liegt, nachdem das anfängliche Einschalt- CLEAR-Signal gegeben wurde, ergibt ein Vergleich der Zeittaktsignale auf den Leitungen 142-156 und der Ausgangssignale des Zwischenspeichers 210, daß der Ausgang des NAND- Gatters 270 auf einen L-Pegel geht, was die Löschung der Flipflops 200, 204 ermöglicht. Das passiert, wenn das gesamte Proportional-Integral-Differential-Signal am Ausgang des Zwischenspeichers 210 (Aktiv L-Pegel) gleich groß wie die an den Leitungen 142-156 anliegenden zugehörigen Zeittaktsignale mit H-Pegeln ist. Bei Erreichen eines Zählerstandes von 255 am Ende eines Stromrichterzyklus, liefert das NAND-Gatter 206 einen Taktimpuls über die Inverter 212 und 214 an die Flipflops 200 und 204, der ihren Zustandswechsel zur Vorbereitung der nächsten Zyklusperiode und zur Verwendung der wechselnde Ausgangsphase veranlaßt.
Ein diskreter Differentiator des Systems ist in Fig. 6 gezeigt, in dem das digitale Fehlersignal des vorhergenden Zyklus von dem digitalen Fehlersignal subtrahiert wird, das als das differentielle Fehlersignal bezeichnet wird. Der Differentiator von Fig. 6 umfaßt einen Abtastzwischenspeicher 300, dessen mit "LATCH 1" bezeichnetes Taktsignal auf der Leitung 302 angelegt ist. Dieses Signal ist von der in Fig. 11 gezeigten Schaltung abgeleitet und ist zeitlich so abgestimmt, um sicherzustellen, daß das Differentialfehler-Ausgangssignal zum richtigen Zeitpunkt erzeugt wird. Die digitalen Signale auf den Leitungen 304, die von dem A/D-Wandler 24 in Fig. 1 abgeleitet sind, stellen eine 8-Bit-Repräsentation eines Zweier-Komplement-Fehlersignals dar. Das CLEAR-Signal auf der Leitung 184 ist ebenfalls an den Zwischenspeicher 300 angelegt.
Die Eingangsfehlersignalbits auf den Leitungen 304 von dem vorhergehendem Zyklus werden im Zwischenspeicher 300 gespeichert. Die an Ausgangsleitungen 306 anliegenden Ausgangsbits des Zwischenspeichers 300 werden durch die Inverter 308 invertiert und an die A&sub0;-A&sub3; Eingänge der ALU'S 310 und 312 gesendet. Der Übertragseingang CIN der ALU 310 ist mit einem H-Pegel am Anschluß 314 verbunden und der Übertragsausgang COUT der ALU 310 ist über die Leitung 316 mit dem Übertragseingang CIN der ALU 312 verbunden. Die zwei ALU's arbeiten als ein Subtrahierer, der 8-Bits an den A&sub0;-A&sub3; Eingangsanschlüssen empfängt, die das Schaltlastverteilungs- Fehlersignal für die vorgegegangen Abtastperiode repräsentieren. Die ERROR&sub0;-ERROR&sub7; Signale auf den Leitungen 304 werden auch über die Leitungen 320 und 322 an die B&sub0;-B&sub3; Eingangsanschlüsse des Subtrahieres, der aus den ALU's 310 und 312 besteht, angelegt. Das Ausgangssignal des Subtrahierers ist ein 9-Bit-Signal, das einen diskreten differentiellen Fehlerwert repräsentiert. Die vier niedrigstwertigen Bits sind auf die Leitungen 324 und die vier höchstwertigen Bits sind auf die Leitungen 326 als die Bits DIFF&sub0;-DIFF&sub7; gelegt. Wenn bei dem Subtraktionsprozess ein negativer Übertrag entsteht, erzeugt die Leitung 328 ein DIFF&sub8; Ausgangssignalbit mit H- Pegel.
Ein diskreter Integrator, der in der beschriebenen Ausführungsform eingesetzt wird, ist in Fig. 7a und 7b dargestellt, in denen die Zwischenspeicher 340 und 342 verwendet werden. Die Zwischenspeicher werden durch das "LATCH 2"-Zeittaktsignal auf der Leitung 344 getaktet, das in einer in Fig. 9 gezeigten Schaltung auf eine Art erzeugt wird, die im Anschluß genauer beschrieben wird. Die digitalen Fehlersignalbits ERROR&sub0;-ERROR&sub7; auf den Leitungen 304 werden auch an die Eingänge der ALU's 346, 348 und 350 und 352 angelegt. Der Übertragseingang der ALU 346 ist mit einem L- Logikpegel verbunden. Die Übertragsausgänge der ALU's 346, 348 und 350 sind mit dem Übertragseingang der jeweils nächst niedrigeren ALU in der Darstellung über die Leitungen 356, 358 bzw. 360 verbunden. Die ALU's 346-352 bilden demzufolge einen 16-Bit-Addierer. Das höchstwertige Fehlerbit ERROR&sub7; auf der Leitung 362 ist mit dem höchstwertigen Bit des A&sub3;-Eingang der ALU 343 und mit allen A&sub0;-A&sub3;-Eingängen der ALU 350 und 352 verbunden. Das Signal auf der Leitung 362 stellt das Vorzeichen des Fehlersignals in der Zweier-Komplement- Darstellung dar. Der Grund für die Verbindung der Leitung 362 mit den Eingängen A&sub0;-A&sub3; der ALU's 350 und 352 ist die Erweiterung des Vorzeichenbits, so daß das Fehlersignal der aktuellen Abtastperiode mit 8 Bits mit dem Fehlersignal der vorausgegangenen Abtastperiode addiert werden kann, um ein 16- Bit-Ausgangssignal durch den diskreten Integrator zu erzeugen.
Die 8 niedrigstwertigen Bits des Fehlersummensignals sind mit den D&sub0;-D&sub7; Eingängen des Zwischenspeichers 340 über die Leitungen 364 und 366 aus den Ausgängen S&sub0;-S&sub3; der ALU's 346 und 348 verbunden. Die 8 höchstwertigen Bits sind über die Eingangsleitungen 368 aus den S&sub0;-S&sub3; Ausgängen der ALU's 350 und 352 mit den D&sub0;-D&sub7; Eingängen des Zwischenspeicher 342 verbunden. Der Ausgang des Zwischenspeicher 340 koppelt auf den Leitungen 370 auf die B&sub0;-B&sub4; (B3!)Eingangsanschlüsse der ALU's 346 und 348 zurück, während der Ausgang des Zwischenspeicher 342 auf den Leitungen 372 auf die B&sub0;-B&sub3; Eingangsanschlüsse der ALU's 350 und 352 zurückgekoppelt ist. Auf diese Weise wird ein 8-Bit-Fehlersignal der aktuellen Abtastperiode auf ein 16-Bit Fehlersummensignal addiert und die Ausgangssignale der 13 auf den Ausgangsleitungen 374 der ALU's 346- 352 angelegten höchstwertigen Bits des Resultats sind die ERROR SUM3 - ERROR SUM15 Bits. Nur die Fehlerbits 3 bis 15 werden in der dargestellten Implementation eingesetzt, da dieses die erforderliche Fehlerauflösung der beschriebenen Ausführungsform ermöglicht, obwohl jede Anzahl von Fehlerbits entsprechend der gewünschten Auflösung des integrierten Fehlers eingesetzt werden kann.
Fig. 8a und 8b zeigen wie der KD Differentiations- Multiplikationsfaktor, der als Wichtungsfaktor für das differentielle Fehlersignal verwendet wird, erzeugt wird. Um eine aufwendige Hardware Multiplikationshardware zu vermeiden, enthält die beschriebene Implementation sechs zweifache Einsauf-Vier Dekoder 400-410. Das 9-Bit Differentiatorfehlersignal auf den Ausgangsleitungen 324 und 326 und die Übertragungsleitung 328 von Fig. 6 sind in einem vorselektierten Muster an die Eingänge der Dekoder 400-410 angelegt. Die mit A&sub0;-A&sub3; bezeichneten Anschlüsse stellen eine Gruppe von vier Eingangsanschlüssen dar, von denen einer zu einem gegebenen Zeitpunkt ausgewählt wird, während die Anschlüsse B&sub0;-B&sub3; eine getrennte Gruppe von vier Eingangsanschlüssen darstellt, von denen wiederum einer unabhängig zu einem gegebenen Zeitpunt ausgewählt wird. Jeder Dekoder 400-410 weist einen A- Freigabeeingang auf, so wie z.B. den Anschluß 412 des Dekoders 410 und einen B-Freigabeeingang, so wie z.B. den Anschluß 414, wovon beide Aktiv-L-Eingänge sind.
Die A-Freigabe- und B-Freigabe-Anschlüsse sind alle mit dem Schalter 416 verbunden, der ebenfalls mit S&sub1; bezeichnet ist. Wenn der Schalter 416 offen ist, wird von der Spannungsklemme 417 aus ein H-Logikpegel über dem Widerstand 419 an die A-Freigabe- und B-Freigabe-Anschlüsse angelegt und die Dekoder 400-410 sind gesperrt. Eine Freigabe wird durch das Schließen des Schalters und die Verbindung des Massepegels (ein L-Logikpegel) von Klemme 421 über den Schalter zum A- Freigabe-Anschluß erzeugt. Es gibt wie in Tabelle 1 dargestellt kein Ausgangssignal von den Dekodern 400-410, wenn der Schalter 416 oder S&sub1; offen ist, was in der Wirkung eine Multiplikation mit 0 ist. Unter der Annahme, daß der Schalter 416 geschlossen ist, bestimmen der Status des Schalters 418, der auch mit S&sub2; bezeichnet ist, und der Schalter 420, der auch mit S&sub3; bezeichnet ist, den Multiplikationsfaktor, der auf das Eingangsdifferentiatorfehlersignal des diskreten Differentiators von Fig. 6 angewandt wird.
Die Tabelle 1 zeigt die Multiplikationsfaktoren, wenn die Schalter 418 und 420 in verschiedenen Kombinationen geöffnet oder geschlossen sind. Wenn beispielweise beide Schalter 418, 420 (die Schalter S&sub2; und S&sub3;) geschlossen sind, ergibt sich ein Multiplikationsfaktor von 1. Wenn der Schalter 418 geschlossen und der Schalter 420 offen ist, dann ist der Multiplikationsfaktor gleich 2. Wenn der Schalter 418 offen und der Schalter 420 geschlossen ist, dann ist der Multiplikationsfaktor gleich 4 und wenn beide Schalter 418 und 420 offen sind, dann ist der Multiplikationfaktor gleich 8.
Die Multiplikation wird durch die Dekoder 400-410 durch eine spezielle Kombination der Eingangsleitungen erreicht, die an den Ausgang übertragen werden müssen, um das Äquivalent einer Links-Verschiebungsoperation an den Eingangssignalen zu bilden, ohne irgenwelche Eingangsdaten aktuell zu verschieben. Tabelle 2 zeigt die Art und Weise wie dieses erreicht wird. Die Multiplikationsfaktoren sind in der ganz rechten Spalte dargestellt. Die entsprechenden A und B Eingangsdaten sind für jeden der Eins-aus-Vier Dekoder 400-410 dargestellt. Die Eingänge A&sub1;-A&sub3; und B&sub1;-B&sub3; des Dekoders 400 sind dauernd mit einem L-Logikpegel verbunden, sowie der Eingang A&sub3; des Dekoders 402. Der Schalter 418 ist mit der S&sub0;-Freigabeleitung aller Einheiten verbunden, während der Schalter 420 mit der S1-Freigabeleitung verbunden ist. Die in Tabelle 2 dargestellte Korrelation der selektierten Ausgagansbits D&sub0;-D&sub8; mit den Dekodereingängen der Dekoder 400-410 repräsentiert deshalb die verschiedenen Ausgangspermutationen, die mit den Schaltern 418 und 420 möglich sind, um eine äquivalente Links- Verschiebungsmultiplikation zu erzeugen, die einem selektierten Multiplikationsfaktor KD entspricht, wenn D&sub8; das höchstwertigste Ausgangsbit ist.
Nach der Multiplikation mit dem selektierten Multiplikationsfaktor werden die Differentiator-Fehlereingangssignale an die A&sub0;-A&sub3; Eingänge einer aus den ALU's 450, 452 und 454 gebildeten Summierschaltung angelegt. Die 8 Fehlerbits ERROR&sub0;-ERROR&sub7;, die durch den A/D-Wandler 24 der Schaltung von Fig. 1 erzeugt werden, sind über die Leitungen 457 an die B&sub0;- B&sub3;-Eingangsanschlüsse angelegt. Das ERROR&sub7;-Signal ist mit dem höchstwertigen Bit der ALU 452 und allen B&sub0;-B&sub3;-Eingängen der ALU 454 verbunden, um das Vorzeichenbit auf diese Einheiten auszudehnen. Die Ausgänge der ALU's 450-454 sind auf zwölf Ausgangleitungen 456 herausgelegt. Diese bestehen aus den S&sub0;- S&sub3; Ausgängen und es existiert eine Übertragsleitung 458 von der ALU 454 auf die AND-Gatter 460. Die Ausgänge der AND- Gatter 460 werden durch das DP ZERO-Signal auf einer gemeinsamem Leitung 462 geschaltet, die normalerweise auf H- Pegel liegt, außer während des Softstart-Betriebs, wie es im Anschluß beschrieben wird. Mit der Annahme, daß die Leitung 462 auf H-Pegel ist, liefern die Ausgänge der AND-Gatter 460 ein digitales Zwölf-Bit-Signal, das aus den Bits DP SUM&sub0;-DP SUM&sub1;&sub2; besteht, die eine Summation des Proportionalfehlersignals und des differenzierten Fehlersignals darstellen.
Fig. 9a und 9b stellen einen anderen Teil des Systems dar, in dem die 13 Bits ERROR SUM&sub3;-ERROR SUM&sub1;&sub5; des Fehlersummensignals des Integrators durch eine vorbestimmte ganzzahlige Zahl dividiert werden, um dem Integral- Multiplikationsfaktor KI zu erzeugen. In Fig. 9 sind fünf Zweifach-Eins-aus-Vier-Dekoder 470-478 angeordnet. Die A- Freigabeeingänge, wie z.B. der A-Anschluß 480 und die B- Freigabeeingänge, wie z.B. der B-Anschluß 482 sind dauernd mit einem L-Pegel verbunden, so daß sie dauernd freigegeben sind. Zwei Selektionsschalter 484 und 486 (auch mit S&sub1; und S&sub2; bezeichnet) werden zur Auswahl des gewünschten Eins-aus-Vier Codes entsprechend den an die Selektionssteuereingänge angelegten Pegel verwendet. Tabelle 3 zeigt verschiedene Kombinationen ganzzahliger Divisionsfaktoren, die mit den zwei Schaltern 484 und 486 erhalten werden können, was einer Rechts-Verschiebung oder Divisionfunktion entspricht. Tabelle 4 liefert die Korrelation der selektierten Ausgangsbits E&sub3;-E&sub1;&sub5; mit den Dekodereingängen der Dekoder 469-478, wobei E&sub1;&sub5; das höchstwertige Ausgangsbit ist.
Nach Erhalt der gewünschten Divisionsfunktion werden die Ausgänge der Eins-aus-Vier Dekoder 470-478 als Eingänge auf die Vierfach Eins-aus-Zwei-Dekoder 488 und 490 geschaltet. Die Freigabeeingänge, wie z.B. der Freigabeanschluß 492 des Dekoders 488 und 490 sind dauernd mit einem L-Pegel verbunden, so daß sie dauernd freigegeben sind. Die acht niedrigstwertigen Bits, die von den Dekodern 470-478 geliefert werden, sind an die Eins-Zwei-Dekoder 488, 490 angelegt. Die 9-ten und 10-ten signifikanten Bits ISUM&sub8; und ISUM&sub9; aus dem Dekoder 478 sind mit einem ODER-Gatter 494 verbunden. Das 9-te Summationsbit ISUM&sub8; auf der Leitung 496 ist auch mit den Eingängen eines JK-Flipflops 498 verbunden. Das "LATCH 0"- Signal das von dem in Fig. 10 gezeigten Teil des Systems abgeleitet wird, liegt als ein Taktsignal auf der Leitung 500 zu dem Flipflop 498 und auch zu einem zweiten Flipflop 502. Der Ausgang des ODER-Gatters 494 ist mit dem J- Eingangsanschluß des Flipflops 502 verbunden. Beide Flipflops 498 und 502 werden durch ein CLEAR-Signal auf der allgemeinen CLEAR-Leitung 184 gelöscht, wenn das Signal auf dieser Leitung auf einem L-Pegel liegt.
Mit der Annahme, daß das Signal auf der CLEAR-Leitung 184 auf H-Pegel liegt nachdem die Energieversorgung genügend lange eingeschaltet war, bewirkt das Auftreten eines ISUM&sub8;-Signals mit H-Pegel auf der Leitung 504 ein H-Eingangssignal an dem J- Anschluß und ein invertiertes Eingangssignal am K-Anschluß des Flipflops 502. Da der K-Eingang des Flipflops 502 bei einem L- Pegel aktiv ist, wie es durch einen Kreis am K-Anschluß angedeutet ist, geht der Q-Ausgang des Flipflops 502 auf einen H-Pegel, was die Selektion der Eingangsanschlüsse bewirkt, die an den Q-Ausgang des Flipflops 498 auf der Leitung 506 angeschlossen sind, anstatt der Leitungen, die Fehler- Summationssignale von den Dekodern 470-478 führen. Wenn das Signal auf der Leitung 496 zu diesem Zeitpunkt auf L-Pegel ist, wird das Flipflop 498 zurückgesetzt werden und ein H- Pegel wird auf der Leitung 506 an alle Eingänge gelegt werden, die mit dieser Leitung an die Dekoder 488 und 490 verbunden sind. Die Bedingung, bei der das Signal auf der Leitung 506 auf H-Pegel und das Siganal auf der Leitung 496 auf L-Pegel zeigt an, daß ein positiver Überlauf eingetreten ist, da das Vorzeichen-Bit oder das höchstwertige Bit auf der Leitung 496 auf L-Pegel liegen wird, wenn ein positiver Überlauf aufgetreten ist und alle Eingänge der Dekoder 488, 490 werden dann mit einem H-Pegel versorgt.
Wenn ein negativer Zahlenüberlauf oder Unterlauf auftritt, geht sowohl das ISUM&sub9;-Bit-Signal auf der Leitung 496 als auch das ISUM&sub8;Bit-Signal auf der Leitung 504 auf H-Pegel. Wenn das geschieht, wird das Flipflop 498 so geschaltet, daß sein Q- Ausgang auf einen L-Pegel geht, da das ISUM&sub9;-Bit auf der Leitung 496 an beide J-Eingangsanschlüsse und den Aktiv-L K-Eingangsanschluß des Flipflop 498 angelegt ist. Ein H-Pegel wird dabei auf der Leitung 506 an die Eingänge der Decoder 488 und 490 gelegt. Ein L-Pegel wird demzufolge an alle Eingänge der Dekoder 488 und 490 gelegt, wenn ein Unterlauf auftritt.
Während die Fehlersummations-Eingangssignale ERROR SUM&sub3;- ERROR SUM&sub1;&sub2; für die Zweifach Eins-aus-Vier Dekoder 470 und 478 im Zweier-Komplement vorliegen, sind die Ausgangssummationssignale auf den Leitungen 508 und 510 von den Dekodern 488 und 490 8-Bit-Binärzahlen, die nicht mehr im Zweier-Komlement-Format vorliegen. Solange kein Überlauf- oder Unterlauf zustand auftritt, repräsentieren die ISUM-Digits auf den Leitungen 508 und 510 die durch den selektierten Divisionsfaktor dvidierten Fehlersummenbits 3 bis 15. Wenn jedoch ein Überlauf auftritt, sind alle Leitungen 508 bis 510 auf einem H-Pegel, was einem Zählerstand von 255 entspricht. Wenn dementsprechend ein Unterlauf eingetreten ist, sind alle Leitungen 50,510 auf einem L-Pegel, was einem Zählerstand von 0 entspricht.
Der Q-Ausgang des Flipflops 502 ist ebenfalls mit einer Verzögerungsschaltung 512 verbunden, deren Ausgang mit einem Eingang eines AND-Gatters 514 verbunden ist. Der andere Eingang des AND-Gatters 514 empfängt das LATCH-1-Signal auf der Leitung 302, das im Softstartzustand des Systems, wie in Fig. 11 dargestellt, erzeugt wird. Das AND-Gatter 514 erzeugt ein Ausgangssignal LATCH-2 mit H-Pegel auf der Leitung 344, wenn diese zwei Eingänge auf H-Pegel liegen. Das LATCH-2- Signal auf der Leitung 344 wird jedesmal zur Sperrung des diskreten Integrators von Fig. 7 verwendet, wenn ein Überlauf- oder Unterlaufzustand auftritt, um zu verhindern, daß der Integrator weitere Zählerpunkte aufsummiert. Das LATCH-2- Signal arbeitet als ein Taktsignal für die Zwischenspeicher 340 und 342 des Integrators, wie zuvor beschrieben.
Fig. 10a und 10b stellen einen Teilbereich des Stromrichters dar, der die Integralsumme oder die ISUM&sub1;-ISUM&sub7;- Signale von den Leitungen 508 und 510 aus Fig. 9 und die Summationsbits DPSUM&sub0;-DPSUM&sub1;&sub2; von den Differential- und den Proportionalsignalen, die auf den Leitungen 461 von den Ausgängen der AND-Gatter 466 von Fig. 8 auftreten, empfängt. Die ALU's 516-522 werden zur Summierung der 8-Bit Integralsummenbits und der 13-Bit Differential-und Proportionalbits verwendet. Die vier niedrigstwertigen Bits der Integralsummenbits ISUM&sub0;-ISUM&sub3; sind an die A&sub0;-A&sub3; Eingangsanschlüsse der ALU 516 und die vier höchstwertigen ISUM&sub4;-ISUM&sub7; werden an die A&sub0;- A&sub3; Eingangsanschlüsse der ALU 518 angelegt. Die vier niedrigstwertigen Bits des Differential- und Proportionalsummensignals (DPSUM&sub0;-DPSUM&sub3;) sind an die B&sub0;-B&sub3; Eingangsanschlüsse der ALU 516 angelegt und die nächsten vier niedrigstwertigen DPSUM&sub4;-DPSUM&sub7; sind an die B&sub0;-B&sub3; Eingangsanschlüsse der ALU 520 angelegt. Alle A-Eingangsanschlüsse der ALU 518 sind mit einem L-Pegel verbunden. Das höchstwertige Bit DPSUM&sub1;&sub2; ist mit allen B&sub0;-B&sub3; Eingangsanschlüssen der ALU 522 verbunden, während alle A&sub0;-A&sub3; Eingangsanschlüsse dieser ALU mit einem L-Pegel verbunden sind. Das DPSUM-Bit 13 stellt das Vorzeichenbit für die Summe der differentiellen und proportionalen Fehlersignale dar. Es wird von dem untersten AND-Gatter 460 von Fig. 8b über die Leitung 463 geliefert.
Vier Zweifach-Dekoder 524-530 empfangen die Ausgangssignale der ALU-Einheiten 516-520 in einem vorgegebenem Muster, das mit dem niedrigstwertigen Bit des Ausgangs S&sub0; der ALU 516 auf der Leitung 530 beginnt, das an den A&sub0;-Eingang oder das niedrigstwertige Bit des Dekoders 524 angelegt ist. Das nächste niedrigstwertige Bit liegt über die Leitung 532 an dem B&sub0;-Eingangsanschluß des Dekoders 522 an und das folgende niedrigstwertige Bit ist von A&sub2;-Ausgang aus mit dem A&sub0;-Eingang des Dekoders 524 auf der Leitung 534 verbunden. Der S&sub3;-Ausgang der ALU 514 für das nächste niedrigstwertige Bit ist auf der Leitung 536 an den B&sub0;-Anschluß des Dekoders 524 angelegt. Dieses Muster wird für die Ausgangssignale der ALU 518 wiederholt, die mit den Dekodern 526 und 528 verbunden sind.
L-Pegel oder auf Masse gelegte Eingangssignale, die an die Anschlüsse 532, 534 angelegt sind, geben den Dekoder 524 frei. Dieser Dekoder hat seinen S&sub0;-Eingang dauernd freigegeben, wodurch der Dekoder 524 durch einen H-Pegel auf der Leitung 546, die von den Ausgängen der ALU's 520 und 522 abgeleitet ist, selektiert werden kann. Die S&sub0;- und S&sub1;-Ausgänge der ALU 520 sind mit einem ODER-Gatter 537 verbunden, während die S&sub2;- und S&sub3;-Ausgänge mit einem anderen ODER-Gatter 538 verbunden sind. Die Ausgänge der beiden ODER-Gatter 537 und 538 sind mit einem dritten ODER-Gatter 540 verbunden. In ähnlicher Weise sind die S&sub0;-und S&sub1;-Ausgänge der ALU 522 mit einem ODER-Gatter 542 verbunden. Die Ausgänge der beiden ODER-Gatter 540 und 542 sind mit einem anderen ODER-Gatter 544 verbunden, das über die Leitung 546 mit dem S&sub0;-Selektionseingang der Dekoder 524-530 verbunden ist. Das ODER-Gatter 544 liefert jedesmal einen H- Pegel auf der Selektionsleitung 546, wenn ein Überlauf auftritt, der durch irgendeines von den Bits DPSUM&sub8;-DPSUM&sub1;&sub2; angezeigt wird, sobald es auf H-Pegel liegt.
Obwohl 13 Summationsbit verwendet werden, um eine Multiplikation mit den selektierten Muktiplikationsfaktoren KI und KD zu ermöglichen, wird ein Überlauf detektiert, wenn das S&sub0;-Bit der ALU 520 oder jedes höherwertige Bit des differenzierten proportionalen und integrierten Summationssignal auf H-Pegel liegt. Das 14-te Bit S&sub1; der ALU 522 wird zur Anzeige verwendet, ob der Fehlerüberlaufzustand mit einer positiven oder ein negativen Zahl verbunden ist. Wenn der Überlauf zustand für eine positive Zahl gilt, erscheint ein L- Pegelsignal auf der Leitung zu dem EXCLUSIV-ODER-Gatter 550. Der andere Eingang des EXCLUSIV-ODER-Gatters 550 ist dauernd mit einem H-Pegel an der Klemme 551 verbunden. Das EXCLUSIV- ODER-Gatter 550 wird daher jedesmal ein L-Pegelsignal auf der Leitung 552 erzeugen, wenn ein Signal auf der Leitung 548 auf einem H-Pegel liegt und es wird jedesmal ein H-Pegelsignal auf der Leitung 552 erzeugen, wenn das Eingangsignal auf der Leitung 548 auf einem L-Pegel liegt. Das Signal auf der Leitung 552, das mit den A1- und B1-Eingängen der Dekoder 524- 530 verbunden ist, bewirkt die Erzeugung von lauter H-Pegel- Ausgangssignalen auf den Ausgangsleitungen der Dekoder 524- 530, wenn ein positiver Überlauf vorliegt, oder lauter L- Pegelsignalen, wenn ein Unterlauf an diesen Ausgangsleitungen vorliegt.
Der Schalter 554 ist ein Hand-Automatik-Schalter, der im geschlossenem Zustand das Gerät in den Automatikmodus schaltet, so daß die von ALU-Einheiten 516-522 erhaltenen digitalen Signale den Stromrichter steuern. Bei geöffnetem Schalter 554 liefern die Dekoder 524-530 logische Pegel entsprechend der Stellung der Schalter 546, wobei der Schalter S&sub7; das höchstwertige Bit darstellt. Wenn irgendwelche Schalter S&sub1;-S&sub7; offen sind, stellen sie einen H-Pegel dar. Der von dem Schalter S&sub0; gelieferte Pegel ist mit beiden A&sub2;- und A&sub3;- Eingängen des Dekoders 524 verbunden, während der von dem Schalter S1 gelieferte Pegel mit beiden B&sub2;- und B&sub3;-Eingängen verbunden ist. Ein entsprechendes Muster wird in Verbindung mit dem Rest der Schalter ausgeführt. Bei geöffnetem Schalter 554 werden die Bits von dem manuell betätigten Schalter 546 abgeleitet.
Die Ausgangssignale der Dekoder 524, 526, 528 und 530 sind über die Inverter 560 an die Aktiv-L D&sub0;-D&sub7;-Eingangsanschlüsse des Zwischenspeichers 562 angelegt. Das CLEAR-Signal auf der Leitung 184 ist auch an den Aktiv-L Takteinganganschluß des Zwischenspeichers 562 angelegt. Die Q&sub0;-Q&sub7; Ausgänge des Zwischenspeichers 562 liefern die neuberechneten Proportional- , Integral- und Differential-Fehlerbits (PID&sub0;-PID&sub7;), die an den Zwischenspeicher 210 angelegt werden, um die Lastverteilungssteuerung für die Stromrichter zu gewährleisten.
Fig. 11a und 11b zeigen den Differenzverstärker 18, der das analoge Fehlersignal durch Vergleich der über dem Lastwiderstand des Schaltreglers entwickelten Spannung, die an der Klemme 19 an den invertierenden Eingangsanschluß des Differenzverstärkers 18 angelegt ist, mit der Referenzspannung erzeugt, die an den Anschluß 20 durch die Spannungsquelle 21 geliefert ist. Das Ausgangssignal des Verstärkers 18 wird über die spannungsbegrenzenden Zenerdioden 23 an die Abtast-und Halteschaltung 22 und den Eingang des A/D-Wandlers 24 geliefert. Die Abtast-und Haltezeitspannen im Zeittakt sind in Übereinstimmung mit dem auf der Leitung 564 angelegten Signal für den Freigabeanschluß der Abtast-und Halteschaltung 22 und mit dem auf der Leitung 556 für den Freigabeanschluß des A/D- Wandlers 24 vorbestimmt.
Das Freigabesignal für die Abtast-und Halteschaltung 22 ist das CLA7 Taktsignal, das auf der Leitung 156 von Fig. 3 erzeugt wird. Das Freigabesignal für den A/D-Wandler 24 wird durch die NOR-Gatter 568, 570 und die AND-GATTER 572, 574 erzeugt. Die Eingangssignale für diese Gatter werden von dem CLA7 Zeittaktsignal auf der Leitung 156, dem CLA6 Zeittaktsignal auf der Leitung 154 und den auf den Leitungen 148-152 erzeugten CL3-CL5 abgeleitet. Das NOR-Gatter 568 wird auf H-Pegel sein, wenn die beiden CLA6- und CLA5-Signale auf L-Pegel liegen. Dementsprechend wird das ODER-Gatter 570 auf H-Pegel sein, wenn die beiden CLA4- und CLA3-Zeittaktsignale auf L-Pegel liegen. Der Ausgang des AND-Gatters 572 wird deshalb auf einem H-Pegel liegen, wenn alle Signale auf den Leitungen 148-154 auf einem L-Pegel liegen. Der Ausgang des AND-Gatters 574, der das Freigabesignal auf der Leitung 566 liefert, ist dann auf H-Pegel, wenn das CLA7-Signal auf der Leitung 156 auf H-Pegel liegt und alle anderen Eingangsleitungen 148-154 auf L-Pegel liegen.
Die B&sub0;-B&sub7; Ausgänge des A/D-Wandlers 24 sind über die Inverter 576 so verbunden, daß alle Ausgänge B&sub1;-B&sub7; des A/D- Wandlers 24 auf den Leitungen 578 an die Eingänge des NAND- Gatters 580 geliefert werden. Ein anderer Eingang des NAND- Gatters 580 ist über die Leitung 582 dauernd mit einem H-Pegel verbunden. Das niedrigstwertige Bit B&sub0; ist über die Leitung 584 mit einem Eingang des AND-Gatters 586 verbunden. Der Ausgang des NAND-Gatters 580 ist über die Leitung 588 mit dem anderen Eingang des AND-Gatters 586 verbunden und die Leitung 590 stellt das niedrigstwertige in der A/D-Wandlung erzeugte Bit dar. Der Wert des digitalisierten Fehlers kann sich von -128 bis +127 erstrecken, was den Bereich der negativen und positiven Spannungsänderungen in bezug zur Referenzspannung kennzeichnet, der geregelt werden kann. Beispielsweise kann eine Zweier-Komplement-Zahl von +127 eine positive Spannung von 4,64 Volt darstellen, während eine Zahl von -128 eine positive Spannung von 5,36 Volt darstellen kann, wobei gleichgroße Abweichungen um eine Nominalspannung von 5,00 Volt detektiert werden können.
Die B&sub1;-B&sub3; Ausgangsbits des A/D-Wandlers 24 sind an die A&sub1;- A&sub3; Eingänge der ALU 592 angelegt. Der Übertragseingangs- oder CIN-Anschluß der ALU 592 ist mit Masse oder einem L-Pegel verbunden. Der Übertragsausgang oder COUT-Anschluß der ALU 592 ist über die Leitung 596 an den CIN-Anschluß der ALU 594 angeschlossen. Die B&sub4;-B&sub7; Ausgangsbits des A/D-Wandlers 24 sind an die A&sub1;-A&sub3; Eingänge der ALU 596 angelegt. Alle B&sub0;-B&sub3; Eingänge der ALU 592 sind mit einem H-Pegel verbunden, während die B&sub0;, B&sub1; und B&sub2; Eingänge der ALU 596 mit einem H-Pegel verbunden sind und der B&sub3; Eingang mit eiem L-Pegel verbunden ist. Der aus den ALU's 592 und 596 gebildete Subtrahierer subtrahiert die Werte der an den A&sub0;-A&sub3; Eingänge erscheinenden Signale von 0111 1111, oder dem +127-Wert, der an die B Eingänge angelegt ist. Der Ausgang der ALU-Einheit 596 stellt die A/D ERROR&sub0;-A/D ERROR&sub3; Bits auf den Leitungen 598 dar, während die A/D ERROR&sub4;-A/D ERROR&sub7; Bits auf den Leitungen 600 angelegt sind. Das Ausgangssignal auf den Leitungen 598, 600 ist eine Zweier-Komplement-Darstellung des durch den Differenzverstärker 18 erzeugten analogen Fehlersignals.
Wenn alle Ausgangs-Bits B&sub0;-B&sub7; des A/D-Wandlers 24 auf Masse oder L-Pegel liegen, werden alle Inverter auf einem H- Pegel liegen und alle Eingänge A&sub1;-A&sub3; der ALU 592 und A&sub0;-A&sub3; Eingänge der ALU 596 werden auf einem H-Pegel liegen. Wenn zusätzlich alle Signale auf den Leitungen 578 ebenfalls auf einem H-Pegel liegen, dann wird der Ausgang des NAND-Gatters 580 auf der Leitung 588 auf einem L-Pegel liegen und der Ausgang des NAND-Gatters 586 auf der Leitung 590 zu dem A&sub0; Eingang der ALU 592 wird ebenfalls auf einem L-Pegel liegen. Das Signal an den A Eingangsanschlüssen für die zuvor beschriebene Bedingung stellt einen +127-Wert in Zweier- Komplement-Darstellung dar, das bei Subtraktion von der eingestellten +127-Darstellung an den B Eingangsanschlüssen bewirkt, daß auf allen Ausgangsleitungen 598 und 600 L- Pegelsignale auftreten werden. Ein Auftreten dieses Zustands zeigt an, daß die Spannung auf der Leitung 19 gleich groß ist wie die Spannung der Referenzquelle auf der Leitung 20.
In der Zweier-Komplement-Darstellung ist der Wert 0 durch lauter 0's (L-Pegel) dargestellt. Beispielsweise ist 0000 0000 eine 8-Bit Zweier-Komplementdarstellung des Wertes 0. Positive Zahlen werden in der 0-Komplement-Darstellung durch Beginn mit dem niedrigstwertigen Bit dargestellt, so daß z.B. eine dezimal 8 durch 000 1000 dargestellt werden wird. Die positive Zahlenfolge wird dann fortgesetzt werden, bis die ersten sieben niedrigstwertigen Bits einen logischen "1" Pegel darstellen, was einem H-Pegel in der vorliegenden Ausführungsform entspricht, und das achte Bit auf einem L-Pegel oder einem logischen "0" Pegel liegt. Das stellt wie zuvor erwähnt einen Wert von +127 dar. Negative Zahlen werden in dem Zweier- Komplementsystem durch Invertierung aller "0" Bits auf eine "1" und der "1" auf eine "0" und der anschließenden Addierung von 1 auf das niedrigstwertige Bit erhalten. Demzufolge ist das Komplement einer dezimalen 8 gleich 111 0111. Wenn eine 1 zu dem niedrigstwertigen Bit dieser Zahl addiert wird, dann wird die resultierende negative Zweier-Komplement-Zahl 8 durch 111 1000 dargestellt.
Das NAND-Gatter 580 und das AND-Gatter 586 sind vorgesehen, um den Subtrahierer daran zu hindern, ein bestehendes Ausgangssignal des A/D-Wandlers zu erkennen, wenn der B&sub0; Ausgang auf logisch "1" (H-Pegel) liegt und die B&sub1;-B&sub7; Ausgänge alle auf logisch "0" (L-Pegel) liegen. Der permanente H-Pegel oder "1" Pegel, der von der Leitung 582 geliefert wird, stellt sicher, daß das Nand-Gatter 580 auf einem logischen H-Pegel verbleibt, solange irgendeines der Signale auf den Leitungen 578 auf einem logischen L-Pegel liegt. Das erlaubt dem Ausgang des AND-Gatters 586 dem Pegel des B&sub0; Bitausgangs des A/D-Wandlers 24 unter allen Bedingungen zu folgen, außer wenn alle Leitungen 578 auf einem H-Pegel oder logischem "1" Pegel liegen. Wenn alle Leitungen 578 auf einem H-Pegel liegen, geht der Ausgang des NAND-Gatters 580 auf einen L-Pegel und das AND-Gatter 586 liefert einen L-Pegel an den A&sub0; Eingang der ALU 592. In diesem Falle sind die Ausgangsbits des A/D-Wandlers 1111 1110, wovon das Komplement 000 0001 ist. Das AND-Gatter 586 erzeugt daher jedesmal einen H-Pegel oder ein "1" Pegelausgangssignal auf der Leitung 590, wenn das Bit B&sub0; des A/D-Wandlers 24 auf einem L-Pegel oder "0" Pegel liegt, um eine Wert von 1 auf das niedrigstwertig Bit der Zahl zu addieren, außer wenn alle Leitungen 578 auf einem H-Pegel liegen.
Eine Zahl +128 ist als 10000 0000 dargestellt und das Komplement dieser Zahl ist 0111 1111 in der Zweier-Komplement- Darstellung. Das Addieren von 1 auf das niederwertigste Bit würde wiederum eine Zahl von 10000 000 ergeben. Aus diesem Grunde ist die positive Zahl auf +127 beschränkt und eine negative Zahl von -128 entspricht gleich 10000 000. Das AND- Gatter 586 wird zur Verhinderung der Addition einer Zahl 1 auf das niedrigstwertige Bit eingesetzt, wenn die Bits auf den B&sub0;- B&sub7; Eingängen des A/D-Wandlers 24 alle auf auf einem logischen L-Pegel oder "0" Pegel liegen. In der Schaltung der beschriebenen Ausführungsform bewirkt eine positive Zahl von "1" oder 0000 0001 ebenfalls, daß durch das AND-Gatter 586 ein L-Pegel auf die Leitung 590 angelegt wird, was bedeutet, daß der aus den ALU's 592 und 596 gebildete Subtrahierer ein A/D ERROR&sub0; Bit auf dieser Leitung 599 erzeugt, wenn das B&sub0; Signal das einzige Signal des A/D-Wandlers 24 ist, das auf einem "1"- Pegel liegt. Der durch diesen Zustand dargestellte minimale Fehler wird jedoch von der Schaltung nicht berücksichtigt, um eine Schaltungvereinfachung, wie im Anschluß beschrieben zu erreichen.
Die A/D ERROR&sub0;-A/D ERROR&sub7; Bits werden auf den Leitungen 598, 600 zu den Vierfach Eins-aus-Zwei Dekodern 610, 612 der Fig. 11 übertragen. Die A/D ERROR&sub0;-A/D ERROR&sub3; Bits sind entspechend mit den A&sub0;, B&sub0;, C&sub0; und D&sub0; Eingängen des Dekoders 612 verbunden. Die Freigabeeingänge der Dekoder 610 bzw. 612 sind dauernd mit einem L-Pegel oder Massepegel verbunden, der diese Dekoder dauernd freigibt. Die Selektionsleitung 618 trifft die Auswahl entweder zwischen den A/D-Wandler Fehlersignalen auf den Leitungen 598, 600 oder den Eingangssignalen von den Schaltern 620. Wenn die Selektionsleitung 618 auf einem L-Pegel liegt, werden die A&sub0;, B&sub0;, C&sub0; und D&sub0; Eingänge selektiert, was digitale Ausgangssignale auf den Leitungen 624, 626 erzeugt, die den Eingangssignalen auf den Leitungen 598, 600 entsprechen.
Jedem handbetätigten Schalter 632 (auch mit S&sub0;-S&sub7; bezeichnet), der mit den A&sub1;, B&sub1;, C&sub1; und D&sub1; Eingängen verbunden ist, ist ein Widerstand 628 zugeordnet, der zwischen einer Masseklemme 630, einem Auswahlschalter 632 und einer Spannungsklemme 636 angeschlossen ist. Bei geöffnetem Auswahlschalter liegt ein L-Pegel auf entsprechenden Leitung, wie z.B. Leitung 636 an. Bei einem geschlossenem Schalter 632 wird ein H-Pegelsignal von der Spannungsklemme 634 mit der Leitung 634 verbunden. Der Schalter 7 ist der Schalter des höchstwertigen Bits und wird zu Darstellung des Vorzeichens des Werts verwendet, der durch die selektierten Schalter 632 bestimmt ist und ist im allgemeinen geschlossen, um ein negatives Fehlersignal zu erzeugen. Die Schalter 632 werden in Verbindung mit einer Überstromsteuerung 638 gesetzt, die so aufgebaut ist, daß dann, wenn ein Überstromzustand existiert, die Überstromsteuerung 638 einen H-Pegel auf der Leitung 618 erzeugt, der wiederum Ausgangssignale auf den Leitungen 624, 626 erzeugt, die in Übereinstimmung mit den Stellungen des Schalters 632 bestimmt sind. Die Stellung der Schalter S&sub0;-S&sub6; bestimmt die Amplitude des Fehlersignals. Die Referenzspannung ist an den nichtinvertierenden Eingangsanschluß an der Klemme 20 des Verstärkers 18 angelegt und das erfaßte Signal für den Stromrichter ist an die Klemme 19 angelegt. Ein negatives einem geschlossenen Schalter S&sub7; entsprechendes Fehlersignal bedeutet, daß die erfaßte Spannung eine gewünschte Spannung übersteigt und das Tastverhältnis des Stromrichterausgangs verringert werden muß, um den Überstromzustand zu reduzieren.
Bei einem nicht vorhandenen Überstromzustand gehen die A/D-Fehlersignale auf den Leitungen 598, 600 durch die Dekoder 610, 612 hindurch auf die Ausgangsleitungen 624, 626 über. Wenn der Überstromsensor 840 einen Überstromzustand an den Überstromeingängen 641 erfaßt, der anzeigt, daß einer oder mehrere der Stromrichterausgänge sich in einem Überstromzustand befinden, wird er einen H-Pegel an den J Eingang des JK Flipflops 642 auf der Überstromleitung 644 anlegen, die ebenfalls mit einem Aktiv-L-Pegel K-Eingang des Flipflops 642 verbunden ist. Da das Flipflop 642 zu Beginn durch das Signal auf CLEAR-Leitung 184 gelöscht wurde, wird sich der Q Ausgang des Flipflop 642 anfänglich auf einem L- Pegel befinden. Bei Anliegen eines H-Pegel auf der Leitung 644, der anzeigt, daß ein Überstromzustand existiert, wird jedoch das Flipflop 642 seinen Zustand bei Auftreten eines H- Pegels auf der Leitung 567 von Fig. 11 ändern. Der Q Ausgang des Flipflop 642 ist mit einem Eingang des AND-Gatters 646 verbunden und der andere Eingang des AND-Gatters 646 ist mit dem Q-Anschluß des Flipflop 648 verbunden. Da das Flipflop 648 auch zu Beginn durch das Signal auf der CLEAR-Leitung 148 gelöscht wurde, wird sich sein Q-Ausgangsanschluß anfänglich auf einem L-Pegel befinden. Das Überstromsignal auf der Leitung 644 ist auf die beiden J- und K-Eingangsanschlüsse des Flipflops 648 angelegt, wobei der J-Eingangsanschluß bei einem H-Pegel-Eingangssignal aktiv ist und der K-Eingangsanschluß bei einem L-Pegel aktiv ist.
Zeittaktsignale für den Takteingang der Flipflops 642, 648 sind auf der LATCH 1- Leitung 302 angelegt, die periodisch unter der Steuerung durch die Schaltung von Fig. 11 und durch das ENCODE-Signal auf der Leitung 567 getaktet wird. Der Zeittakt des LATCH 1 Signals auf der Leitung 302 ist so, daß das Codiersignal zuerst erscheint und daß das LATCH 1 Signal ungefähr nach einem Viertel der Periodenzeit bezogen auf das Ausgangssignal des Oszillators 61 erscheint. Der Grund für die Verwendung beider Flipflops 642 und 648 und beider Signale, des Codier- und LATCH 1 Signals liegt darin, sicherzustellen, daß es sich bei der Erfassung eines Überstromzustandes durch den Sensor 640 nicht um einen Übergangszustand handelt, sondern daß es ein Zustand ist, der einen vorbestimmte Mindestzeit andauert, bevor die Flipflops 642, 648 ihre Zustände ändern werden. Nachdem das Flipflop 648 getriggert wurde und sein Q Ausganschluß auf einem H-Pegel liegt und die AND-Gatter-Bedingung erfüllt ist, wird ein H-Pegelsignal auf die Leitung 681 angelegt, die die Dekoder 610, 612 anweist, die Schalter 632 als Eingangsbitquelle auszuwählen. Beide Flipflops 642, 648 haben ihre Setz-Eingangsanschlüsse 650 und 652 dauernd mit einem H-Pegel verbunden.
Mit nochmaligem Bezug auf Fig. 11 ist zu sehen, daß es drei AND-Gatter 662, 664 und 666 gibt, die zum Empfang von Eingangssignalen von den Leitungen 150-156 verbunden sind, die zur Erzeugung des LATCH 0 Zeittaktsignals auf der Leitung 500 verwendet werden. Die CLA7 UND CLA6 Signale sind so mit den AND-Gatter 662 verbunden, daß der Ausgang des AND-Gatters 662 auf einem H-Pegel liegt, wenn beide einem H-Pegel aufweisen. Das AND-Gatter 664 empfängt das Ausgangssignal des AND-Gatters 662 und an seinem anderen Eingang auch das CL5 Signal auf der Leitung 152. Das Ausgangssignal des AND-Gatters 664 zeigt deshalb das Vorhandensein aller drei Signale CLA&sub7;, CLA&sub6; und CL&sub5; an. Das AND-Gatter 666 hat einen Eingang mit dem Ausgang des AND-Gatter 664 verbunden und der andere Eingang ist mit Ausgang des Inverters 668 verbunden, dessen Eingang von CL4 auf der Leitung 150 abgeleitet ist. Das Ausgangssignal des AND-Gatters 666 ist deshalb ein Zeittaktsignal, das jedesmal anliegt, wenn CLA7, CLA6 und CLA5 auf auf einem H-Pegel liegen und CL4 auf einem L-Pegel liegt. Das Ausgangssignal des AND- Gatters 666 wird durch den Inverter 670 invertiert und als ein Taktsignal an die Zählerstufen 672, 674 angelegt, die in Reihe geschaltet sind.
Der aus den Zählerstufen 672, 674 gebildete Zähler ist ein 256 stufiger Zähler, der während der anfänglichen Softstart- Energieeinschaltphase eingesetzt wird. Mit der Annahme, daß der Stromrichter bereits eine Zeit lang eingeschaltet war und daß er sich nicht in der anfänglichen Softstartphase befindet, wird das AND-Gatter 676 mit einem H-Pegel auf der Leitung 678 versorgt werden, die mit dem Q-Ausgang des Flipflops 686 verbunden ist. Das Signal auf der anderen Leitung 680, die mit dem anderen Eingang des AND-Gatters 676 verbunden ist, folgt demzufolge dem Ausgangssignal des Inverters 670, wie es der Ausgang des AND-Gatters 676 tut. Der Ausgang des AND-Gatters 676 ist mit dem NOR-Gatter 682 verbunden. Wenn ein H-Pegel an dem Ausgang des AND-Gatters 676 anliegt, wird der Ausgang des NOR-Gatters 682 auf einem L-Pegel liegen und solch ein L-Pegel wird durch den Inverter 684 invertiert und als ein H-Pegel- LATCH 1 Signal auf der Leitung 184 angelegt, wenn die entsprechenden Taktzeitbedingungen realisiert sind.
Während der anfänglichen Einschaltzeit des Stromrichters wird das Flipflop 686 durch das CLEAR-Signal auf der Leitung 184 gelöscht. Wenn das Flipflop 686 gelöscht ist, wird der Q Ausgang auf der Leitung 678 auf einem L-Pegel liegen, was den Durchgang der Signale durch das AND-Gatter 678 blockiert. Die ERROR&sub7;-ERROR&sub2; Signale auf den Leitungen 687 stellen die Differenz zwischen der durch den Differenzverstärker 18 erfaßten Spannung und der aktuellen Spannung der Schaltung dar. Das ERROR&sub7; Bit ist das Vorzeichenbit des detektierten Fehlers und wird auf einem L-Pegel liegen, wenn ein positives Fehlersignal existiert. Ein positiver Fehler zeigt an, daß die Referenzspannung größer als die Ausgangspannung des Stromrichters ist. Beim anfänglichen Einschalten ist daher das Fehlersignal positiv und es wird ein L-Pegelsignal an den Eingang des Inverters 688 geliefert. Das Ausgangssignal des Inverters 688 und die Leitungen, die die Fehlerbits ERROR&sub6;- ERROR&sub2; empfangen, sind an die Eingänge eines NAND-Gatters 690 angelegt. Das NAND-Gatter 690 weist auch Eingangsleitungen 693, 695 auf, die dauernd auf H-Pegel gelegt sind. Wenn alle Eingänge des NAND-Gatters 690 auf H-Pegel liegen, wird der Ausgang des NAND-Gatters 690 auf L-Pegel liegen, was dann passiert, wenn das Fehlersignal zwischen einem Fehlerstand von 124-127 liegt.
Wenn das Fehlerstandsignal unter einen Stand von 124 fällt, liefert das NAND-Gatter 690 einem H-Pegel an den J- Eingangsanschluß des Flipflops 692. Der K-Eingangsanschluß des Flipflops 692 ist über die Leitung 694 mit einem permanenten H-Pegel verbunden. Ein Setzen-Eingangsanschluß S1, der wie der K Einganganschluß ein Aktiv-L-Pegelanschluß ist, ist über die Leitung 696 mit einem permanenten H-Pegel verbunden. Der Ausgang des AND-Gatters 666 ist über die Leitung 698 mit dem Zeittakteingangsanschluß des Flipflops 692 verbunden. Demzufolge wird aufgrund des Ausgangssignals des NAND-Gatters 690 das Flipflop 692 dem Signal folgen, das auf der Leitung 698 erscheint und wird pulsierende Signale an den Q Ausgangsanschlüssen erzeugen, die als ein Taktsignal auf die Leitung 700 für das Flipflop 686 angelegt werden. Das Flipflop 686 hat seine J- und K-Eingänge mit einer Spannungsklemme 702 verbunden, die einen H-Pegel an diese Anschlüsse liefert.
Da der J-Anschluß ein Aktiv-H-Pegel-Anschluß und der K- Anschluß ein Aktiv-L-Pegel-Anschluß ist, wird das Flipflop 686 in seinem anfänglichen gelöschten Zustand verbleiben, so daß der Q Ausgang einen H-Pegel auf der Leitung 704 zu dem Eingang des AND-Gatters 706 erzeugen wird. Nach dem Ablauf von beidem, dem Löschen auf einer Leitung 184 (durch Übergang auf einen H- Pegel) und dem Abfall des Fehlersignals auf den Leitungen 687 unter einen Zählerstand von 124, bewirkt das Schalten des Flipflops 692 zum Erzeugen eines Ausgangssignals auf der Leitung 700, daß das Flipflop 686 seinen Zustand ändert. Der aus den Zählerstufen 672, 874 bestehende Zähler ist ein Divisionszähler, der die Impulse am Ausgang des Inverters 670 durch 256 dividiert.
Der Q Ausgang des Flipflops 692 ist auch als das DP ZERO- Signal auf die Leitung 700 gelegt, um am Anfang die Differential- und Proportionalzweige zu blockieren, so daß nur der Integralzweig während des Softstartzustandes wirksam ist. Das Ausgangssignal der Zählerstufen 672 und 674 erscheint auf der Leitung 708, die an einen Eingang des AND-Gatters 706 gelegt ist. Das AND-Gatter-Bedingung ist erfüllt und ein H- Pegel wird über das NOR-Gatter 682 und den Inverter 684 verbunden, wobei ein H-Pegel LATCH 1 Signal erzeugt wird. Auf diese Art und Weise wird verhindert, daß der Stromrichter freigegeben wird, bevor das positive Fehlersignal unter einen Wert von 124 gefallen ist, um so die Softstartfunktion zu gewährleisten. Nach dem Ablauf der Zählerstufen 672, 674 werden sie durch ein CLEAR-Signal auf der Leitung 710, die mit der CLEAR-Leitung 184 verbunden ist, auf Null zurückgelöscht. Tabelle 1 Funktion (KD) Tabelle 2 Funktion (KD) Tabelle 3 Funktion geschlossen offen Division durch Tabelle 4 Funktion Eingang-AusgangBits
Der Umrichter von Fig. 1b, der den Slave-Umrichter des Master/Slave Paares in der gezeigten Ausführungsform darstellt, ist identisch mit dem Umrichter von Fig. 1a und alle in ähnlicher Weise zugeordneten Elemente des Slave- Umrichters sind mit derselben Elementnummer und einem Anführungszeichen bezeichnet. Der Slave-Umrichter von Fig. 1b nutzt den gleichen Lastwiderstand, wie der Master-Umrichter von Fig. 1a. Vom Schaltregler 12' werden über die Diode 23' Spannungsimpulse an den Lastwiderstand 76 gliefert. Der mit IOUT1 bezeichnete Ausgangsstrom auf der Leitung 29 aus dem Umrichter 10 ist mit einer Erfassungssteuereinheit 31 wie der Strom IOUT2 auf der Leitung 35 aus dem Stromrichter 10' verbunden. Die Erfaßungssteuereinheit 31 steuert den Betrieb eines signalgesteuerten Schalters 57 eines nach dem Stand der Technik bekannten Typs, mit drei Schaltpositionen A, B, und C.
Während des Normalbetriebs wird sich der Schalter in Position A befinden, was die Verbindung der digitalen Ausgangssignale auf den Leitungen 56 mit den ALU-Einheiten 59 und 59' ermöglicht. Leitungen die Digitalsignale führen, können in den Zeichnungen soviele Leitungen darstellen, wie zum Führen der benötigen Digitalsignale gebraucht werden. Folglich liefert im Normalbetrieb, wenn beide Stromumrichter arbeiten, der Master-Umrichter digitale Signale an beide ALU's 59 und 59'. In diesem Falle werden die digitalen Ausgangssignale auf den Leitungen 56' nicht an die ALU 59' angelegt und der Stromrichter 10' wird als Slave unter der Steuerung des Master-Umrichters 10 arbeiten. Ein Ausfall des Stromrichters 10 wird durch ein Fehlen der dn Signale auf den Leitungen 27 erfaßt und die Erfassungsssteuereinheit 31 wird dann die Steuerung auf den Slave-Umrichter 10' umschalten, indem sie den Schalter mit der Position B verbindet.
Wenn der Schalter 57 sich in Position B befindet, wird das digitale Ausgangssignal des Slave-Umrichters auf den Leitungen 56' durch die ALU 59' hindurch angelegt werden und die Steuerung wird durch die erwähnte Slave-Einheit 10' übernommen werden. Wenn andererseits die Slave-Einheit 10' ausfallen sollte, dann wird die Mastereinheit 10 die alleine betriebene Einheit sein und das Fehlen der dn2-Signale auf den Leitungen 56' wird die Umschaltung des Schalters 57 in Stellung C veranlassen. Mit dem Schalter in der Position C werden die dn1-Signale auf den Leitungen 56 an die ALU 59 angelegt werden und der Master-Umrichter wird der einzige Umrichter sein, der Strom an die Last liefert
Die Erfassungssteuerungseinheit 31 kann auch dazu benutzt werden, von einem Leistungsverteilungsmodus auf einen Einzelstomrichtermodus umzuschalten, falls einer der Schaltregler 12 oder 12 ' ausfallen oder unzuverlässig arbeiten sollte. In den Schaltreglern 12 und 12' können konventionelle Überwachungsschaltungen zur Erzeugung der Steuersignale auf den Leitungen 13 und 13' zu der Erfaßungssteuerungseinheit 31 eingesetzt werden, um dieses Ergebnis zu erreichen. Zusätzlich kann die Überwachung der Eingangsenergiequelle oder der Quellen Signale auf den Leitungen 15 und 15'erzeugen, die einen oder beide der Master und/oder Master/Slave-Umrichter im Falle eines Eingangsenergieausfalls abschalten können.
Wie zuvor erwähnt erfordert die Einstellung der Lastverteilung in der Master- und Slave- Anordnung der vorliegenden Erfindung, daß beide, die positiven (bn) und die negativen (-bn) Offsetwerte zur Verfügung stehen. Der digitale Offsetwert wird auf den Digitalwert, der an eine von den ALU- Einheiten 59, 59' angelegt ist, addiert und von dem anderen subtrahiert. Beispielsweise sei angenommen, daß das digitale Offsetsignal von dem digitalen Signal auf den Leitungen 56 subtrahiert wird, so daß das aktuelle digitale Signal für den Komparator 59 gleich dn1 - bn ist, dann ist das von dem Komparator 58' während des parallelen Normalbetriebs verwendete Signal gleich dn1 + bn.
Die Schaltung zur Lieferung der zwei Offsetsignale ist in Fig. 1c gezeigt. IOUT1 und IOUT2 sind an die invertierenden Eingangsanschlüsse 69 bzw. 71 des Stromkomparators 73 angelegt. Der Eingang des Stromkomparators 73 versorgt die Last, wie durch den Widerstand RL 76 angedeutet. Das analoge Ausgangssignal des Stromkomparators 73 ist an einen Analog- Digital-Wandler (A/D) 78 angelegt, dessen Ausgangssignal die Differenz IOUT2 - IOUT1 repräsentiert und an eine dritte PID- Steuerung 80 angelegt ist. Die PID-Steuerung 80 ist in einer ähnlichen Art aufgebaut, wie die in der Master-Steuerung 10 und der Slave-Steuerung 10' eingesetzten PID-Steuerungen. Die gleichen Elemente sind mit einem doppelten Anführungszeichen gekennzeichnet. Das Ausgangssignal des PID 80 auf den Leitungen 56" stellt das +bn-Signal dar und ein Satz von Invertern 82 wird zur Invertierung des entsprechenden Vorzeichenbits oder der Bits des digitalen Signals eingesetzt, um eine negative digitale Darstellung vom -bn zu erzeugen. Die positive digitale Darstellung bn liegt auf den Leitungen 84 an und die negative digitale Darstellung -bn liegt auf den Leitungen 86 an. Das positive digitale Signal bn auf den Leitungen 84 ist an die ALU 59' angelegt, so daß die ALU 59' das Signal dn1 dazu addieren kann, wenn das System in einer normalen Stromverteilungskonfiguration arbeitet. Wenn während des Normalbetriebs eine Stromverteilung auftritt, wird das -bn-Signal auf der Leitung 86 über die Leitungen 86 an die ALU 59 angelegt , so daß es von dem Signal dn1 subtrahiert werden kann, um den Master-Umrichter zu steuern. Wie zuvor im Zusammenhang mit dieser Anordnung erwähnt, wird die augenblickliche gemittelte Lastverteilung in den zwei Umrichtersystemen unabhängig von dem Offsetwert sein und das gemittelte digitale Signal wird gleich dem digitalen Signal dn1 sein.
Wenn einer der Stromrichter 10 oder 10' ausfällt, liefert die Erfaßungssteuerungseinheit 31 auch ein Steuerungssignal auf der Leitung 86, das dem Analog-Digital-Wandler(!) 78 signalisiert, oder in einer anderen geeigneten Art und Weise den Betrieb des PID 80 sperrt, so daß der Offsetwert bn während der Zeit auf Null geht, während der nur ein Stromrichter in Betrieb ist.

Claims

1. Stromrichtersystem, das erste und zweite Stromrichtervorrichtungen (10, 10') umfaßt, wobei jeder Umrichter eine entsprechende quantisierte Lastverteilungs-Wandlervorrichtung (30, 34 38, 42, 46, 54, 30', 34', 38', 42', 46', 54') umfaßt, die entsprechend erste und zweite Lastverteilungs-Fehlersignale (dn1, dn2) erzeugt, dadurch gekennzeichnet,

daß die Stromrichtervorrichtungen (10, 10') sich eine Last (76) teilen und jede Stromrichtervorrichtung weiterhin eine entprechende Addierervorrichtung (59, 59') umfaßt, die auf mindestens eines der Lastverteilungs-Fehlersignale (dn&sub1;, dn&sub2;) reagiert und dadurch, daß das System weiterhin umfaßt:

mit den ersten und zweiten Umrichtvorrichtungen verbundene Steuervorrichtungen (11, 73), die den Umrichtvorrichtungen ermöglichen, die Last gleichmäßig zu verteilen, wobei die Steuervorrichtung aufweist:

eine Schaltungsvorrichtung (73) für die Erfassung und den Vergleich der Ausgänge der ersten und zweiten Umrichtvorrichtungen (10, 10') und zur Erzeugung eines Analogsignals, das die Differenz zwischen den Ausgängen darstellt; und

eine Gleichverteilungs-Logikvorrichtung (11), die enthält:

(a) eine mit der Schaltungsvorrichtung verbundene Analog- Digital-Wandlervorrichtung (78) zur Erzeugung erster digitaler Signale, die zu dem Analogsignal während eines Meßintervalls proportional sind;

(b) eine mit der Analog-Digital-Wandlervorrichtung verbundene Integrationsvorrichtung (34") zur Erzeugung zweiter digitaler Signale, die proportional sind zu der Addition der ersten digitalen Signale während dem Meßintervall und der Summation der ersten digitalen Signale, die während vorausgegangenen Meßintervallen erhalten wurden;

(c) eine mit der Analog-Digital-Wandlervorrichtung verbundene Differentiationsvorrichtung (42") zur Erzeugung dritter digitaler Signale, die proportional sind zu der Subtraktion der ersten digitalen Signale, die während dem unmittelbar vorrausgegangenem Meßintervall erhalten wurden von den ersten digitalen Signalen des Meßintervalls;

(d) eine Summationsvorrichtung zur Summierung der ersten, zweiten und dritten digitalen Signale und zur Bereitstellung erster und zweiter Offsetsinale (+bN, -bN); und

(e) eine Ausgabevorrichtung zur Lieferung des ersten Offsetsignals (-bN) an die Addierervorrichtung (59) der ersten Umrichtervorrichtung (10) und des zweiten Offestsignals (bN) an die Addierervorrichtung (59') der zweiten Umrichtervorrichtung (10'), um die quantisierte Lastverteilung einer Umrichtervorrichtung zu vermindern und die Lastverteilung der anderen Umrichtervorrichtung relativ zu einer nominalen Lastverteilung zu vergrößern, die existiert, wenn beide Umrichter arbeiten.

2. Stromrichter gemäß Anspruch 1, dadurch gekennzeichnet, daß die Steuervorrichtung (11, 31, 73) weiterhin eine Erfassungssteuerungvorrichtung 31 aufweist, um eine ausgefallene Umrichtervorrichtung von der Belieferung der Last (76) freizuschalten und gleichzeitig das Offsetsignal, das an die verbliebenene Umrichtervorrichtung geliefert wird, auf Null zu reduzieren.

3. Stromrichter gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede Umrichtervorichtung (10, 10') in der Lage ist, die Last (76) alleine zu versorgen, falls einer der Umrichter ausfallen sollte.

4. Stromrichter gemäß einem oder mehreren vorausgegangenen Ansprüchen, dadurch gekennzeichnet, daß die quantisierte Lastverteilungs-Wandlervorrichtung (30, 34 38, 42, 46, 54, 30, 34', 38', 42', 46', 54') weiterhin eine Proportional- Integral-Differential-Verhältnisregelvorrichtung (30, 38, 46, 30', 38', 46') aufweist.

5. Stromrichter gemäß einem oder mehreren vorausgegangenen Ansprüchen, dadurch gekennzeichnet, daß das erste digitale Offsetsignal (-bN) einen Wert aufweist, der gleich groß ist wie der negative Wert des zweiten digitalen Offsetsignals (bN).

6. Stromrichter gemäß einem oder mehreren vorausgegangenen Ansprüchen, dadurch gekennzeichnet, daß jede Umrichtvorrichtung (10, 10') aufweist:

einen Gleichstromshaltregler und eine Steuervorrichtung (12, 12') zur Regelung des Einschaltverhältnisses des Schaltreglers, der eine weitere Schaltungsvorrichtung (18, 18') aufweist zum Erfassen und Vergleichen des Ausgangs des Schaltreglers mit einer Referenz (VREF) und zur Erzeugung eines Analogsignals, das die Differenz zwischen dem Ausgang und der Referenz darstellt, weiterhin eine mit der weiteren Schaltungsvorrichtung (18, 18') verbundene Analog-Digital- Wandlervorrichtung (24, 24') zur Erzeugung von Signalen, die proportional zu dem Analogsignal während eines Meßintervalls sind, weiterhin eine mit der Analog-Digital-Wandlervorrichtung verbundene Integrationsvorrichtung (34, 34') zur Erzeugung zweiter Signale, die proportional sind zu der Addition der ersten Signale während dem Meßintervall und der Summation der ersten Signale, die während der vorausgegangenen Meßintervalle erhalten wurden, und weiterhin eine mit der Analog-Digital- Wandlervorrichtung verbundene Differentiationsvorrichtung (42, 42') zur Erzeugung dritter Signale, die proportional sind zu der Subtraktion der ersten digitalen Signale, die während dem unmittelbar vorausgegangenem Meßintervall erhalten wurden, von den digitalen Signalen des Meßintervalls, weiterhin eine Summationsvorrichtung (54, 54') zu Summierung der ersten, zweiten und dritten Signale in die quantisierten Lastverteilungsfehlersignale (dn&sub1;, dn&sub2;), eine Zeitsteuerungsvorrichtung (60, 60') zur Erzeugung repetiver Zeitimpulszüge, eine Zählervorrichtung (62, 62') zur Zählung der Zeitimpulse, eine Vergleichsvorrichtung (58, 58', 64, 64'), die über die Addierervorrichtung (59, 59') mit der weiteren Summationsvorrichtung (54, 54') und der Zählervorrichtung (62, 62') verbunden ist, um bei Auftreten eines Gleichstands ein Ausgangssignal zu erzeugen.

7. Stromrichter gemäß einem oder mehreren vorausgegangenen Ansprüchen, dadurch gekennzeichnet, daß die weitere Summationsvorrichtung (54) der ersten Stromrichtervorrichtung (10) so verbindbar ist, daß das erste quantisierte Lastverteilungsfehlersignal (dn&sub1;) an beide Addierervorrichtungen (59, 59') der ersten und der zweiten Stromrichtervorrichtungen (10,10') geliefert werden kann.

8. Stromrichter gemäß einem oder mehreren vorausgegangenen Ansprüchen, dadurch gekennzeichnet, daß Schaltvorrichtungen (57) gesteuert durch die Erfassungsteuerungsvorrichtung (31) innerhalb der zweiten Stromrichtervorichtung (10') in der Art vorhanden sind, daß das erste quantisierte Lastverteilungsfehlersignal (dn&sub1;) ausgewählt wird, wenn beide Stromrichtervorrichtungen (10, 10') arbeiten, daß das zweite quantisierte Lastverteilungsfehlersignal (dn&sub2;) ausgewählt wird, wenn die erste Stromrichtervorrichtung (10) ausfällt und daß beide ersten und zweiten quantisierten Lastverteilungsfehlersignale (dn&sub1;, dn&sub2;) bei einem Ausfall der zweiten Stromrichtervorrichtung (10') abgetrennt werden.