JPH01311710A - 利得制御システム - Google Patents
利得制御システムInfo
- Publication number
- JPH01311710A JPH01311710A JP14395488A JP14395488A JPH01311710A JP H01311710 A JPH01311710 A JP H01311710A JP 14395488 A JP14395488 A JP 14395488A JP 14395488 A JP14395488 A JP 14395488A JP H01311710 A JPH01311710 A JP H01311710A
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- JP
- Japan
- Prior art keywords
- circuit
- gain
- output
- switch
- terminal
- Prior art date
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- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 10
- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000009499 grossing Methods 0.000 abstract description 8
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、音声録音回路に関し、特に電子ボリューム回
路とＡＬＣ回路を有する利得制御システムに関するもの
である。
路とＡＬＣ回路を有する利得制御システムに関するもの
である。
従来、ＡＬＣ回路と電子ボリューム回路を有する利得制
御システムは、たとえば第３図の場合、利得減衰制御端
子１４を有する利得減衰制御回路１１と、入力端に外部
利得制御電圧端子を有し出力端が前記利得減衰制御端子
１４に接続された第１の利得制御回路８で構成される電
子ボリューム回路と、利得減衰制御端子１５を有する利
得減衰制御回路１３と入力に整流回路５の出力端と平滑
容量６が接続され出力端が前記利得減衰制御端子１５に
接続された電圧検波回路を有する第２の利得制御回路で
構成されるＡＬＣ回路が前記利得減衰制御回路１１の出
力端１２と前記利得減衰制御回路１３の入力端により接
続されている。スイッチ４が導通でスイッチ９が非導通
の時前記第１の利得制御回路８による前記利得減衰制御
回路１１の制御は行なわれない為前記利得減衰回路１１
の入力端子ｌに入力された信号は、前記利得減衰回路１
１で減衰されず前記出力端１２に出力され、さらに前記
利得減衰制御回路１３に入力し、出力端子３に出力され
る。出力端子３に出力された信号はスイッチ４を介して
前記整流回路５に入力される。整流出力された信号は前
記平滑容量により平滑され前記電圧検波回路７に入力さ
れその出力レベルによって前記利得減衰制御回路が制御
されＡ Ｔ、 Ｃ動作を行なう。次にスイッチ４が非導
通でスイッチ９が導通の時、外部利得制御端子１０に印
加さｈた電圧はスイッチ９を介して前記第１の利得制御
回路８に入力され、その出力レベルによって前記利得減
衰制御回路１１の制御を行ない前記利得減衰制御回路１
１の入力端子１に入力された信号は制御出力され、前記
利得減衰制御回路１３に入力される。この時前記第２の
利得制御回路による前記利得減衰制御回路の制御は行な
われない為前記利得減衰制御回路１３に入力された信号
は減衰されずに出力端子３に出力され、電子ポリ、−入
動作を行なう。
御システムは、たとえば第３図の場合、利得減衰制御端
子１４を有する利得減衰制御回路１１と、入力端に外部
利得制御電圧端子を有し出力端が前記利得減衰制御端子
１４に接続された第１の利得制御回路８で構成される電
子ボリューム回路と、利得減衰制御端子１５を有する利
得減衰制御回路１３と入力に整流回路５の出力端と平滑
容量６が接続され出力端が前記利得減衰制御端子１５に
接続された電圧検波回路を有する第２の利得制御回路で
構成されるＡＬＣ回路が前記利得減衰制御回路１１の出
力端１２と前記利得減衰制御回路１３の入力端により接
続されている。スイッチ４が導通でスイッチ９が非導通
の時前記第１の利得制御回路８による前記利得減衰制御
回路１１の制御は行なわれない為前記利得減衰回路１１
の入力端子ｌに入力された信号は、前記利得減衰回路１
１で減衰されず前記出力端１２に出力され、さらに前記
利得減衰制御回路１３に入力し、出力端子３に出力され
る。出力端子３に出力された信号はスイッチ４を介して
前記整流回路５に入力される。整流出力された信号は前
記平滑容量により平滑され前記電圧検波回路７に入力さ
れその出力レベルによって前記利得減衰制御回路が制御
されＡ Ｔ、 Ｃ動作を行なう。次にスイッチ４が非導
通でスイッチ９が導通の時、外部利得制御端子１０に印
加さｈた電圧はスイッチ９を介して前記第１の利得制御
回路８に入力され、その出力レベルによって前記利得減
衰制御回路１１の制御を行ない前記利得減衰制御回路１
１の入力端子１に入力された信号は制御出力され、前記
利得減衰制御回路１３に入力される。この時前記第２の
利得制御回路による前記利得減衰制御回路の制御は行な
われない為前記利得減衰制御回路１３に入力された信号
は減衰されずに出力端子３に出力され、電子ポリ、−入
動作を行なう。
上述１〜だ従来の回路構成の場合、電子ボリューノ・回
路とＡＬＣ回路が直列に構成されている為、利得減衰回
路が２つ必要となるため歪及び出力雑音電圧が悪化する
という欠点と素子数が多いという欠点がある。
路とＡＬＣ回路が直列に構成されている為、利得減衰回
路が２つ必要となるため歪及び出力雑音電圧が悪化する
という欠点と素子数が多いという欠点がある。
本発明の利得制御システムは、利得減衰制御端子を有す
る利得減衰制御回路、前記利得減衰回路の出力を受ける
整流回路および前記整流回路の出力を受ける電圧検波回
路を有し前記電圧検波回路の出力が前記利得減衰制御端
子に接続された第１の利得制御回路と、入力に外部利得
制御電圧端子を有し出力が前記利得減衰制御端子に接続
された第２の利得制御回路と、前記第１の利得制御回路
と前記第２の利得制御回路のいずれかの制御手段を選択
する手段とを備えている。
る利得減衰制御回路、前記利得減衰回路の出力を受ける
整流回路および前記整流回路の出力を受ける電圧検波回
路を有し前記電圧検波回路の出力が前記利得減衰制御端
子に接続された第１の利得制御回路と、入力に外部利得
制御電圧端子を有し出力が前記利得減衰制御端子に接続
された第２の利得制御回路と、前記第１の利得制御回路
と前記第２の利得制御回路のいずれかの制御手段を選択
する手段とを備えている。
次に本発明について図面を参照して説明する。
第１図の一実施例は、利得減衰制御端子１１を有する利
得減衰回路２と出力が前記利得減衰制御端子１１に接続
され、入力に整流回路５の出力と平滑容量６が接続され
た電圧検波回路７で構成された第１の利得制御回路と、
出力が前記利得減衰制御端子１１に接続され入力に外部
利得制御端子を有する第２の利得制御回路８と前記第１
の利得制御回路と前記第２の利得制御回路のいずれかの
制御手段を選択する為のスイッチ４及び９を有している
。スイッチ４が導通でスイッチ９が非導通の時、前記利
得減衰回路２０入力端子１に入力された信号は出力端子
３に出力され尚かつスイッチ４を介して前記整流回路５
に入力しその整流出力は平滑容量６により平滑され電圧
検波回路７に入力され、その出力制御レベルが前記利得
減衰回路２を制御することにより、ＡＬＣ動作を行なう
。
得減衰回路２と出力が前記利得減衰制御端子１１に接続
され、入力に整流回路５の出力と平滑容量６が接続され
た電圧検波回路７で構成された第１の利得制御回路と、
出力が前記利得減衰制御端子１１に接続され入力に外部
利得制御端子を有する第２の利得制御回路８と前記第１
の利得制御回路と前記第２の利得制御回路のいずれかの
制御手段を選択する為のスイッチ４及び９を有している
。スイッチ４が導通でスイッチ９が非導通の時、前記利
得減衰回路２０入力端子１に入力された信号は出力端子
３に出力され尚かつスイッチ４を介して前記整流回路５
に入力しその整流出力は平滑容量６により平滑され電圧
検波回路７に入力され、その出力制御レベルが前記利得
減衰回路２を制御することにより、ＡＬＣ動作を行なう
。
次に、スイッチ４が非導通でスイッチ９が導通の時、前
記利得減衰回路２０入力端子１に入力された信号は、制
御端子１０に印加された電圧がスイッチ９を介して前記
第２の利得制御回路８に入力され前記利得減衰回路２を
制御することにより、出力端子３に制御出力され電子ボ
リューム動作を行なう。
記利得減衰回路２０入力端子１に入力された信号は、制
御端子１０に印加された電圧がスイッチ９を介して前記
第２の利得制御回路８に入力され前記利得減衰回路２を
制御することにより、出力端子３に制御出力され電子ボ
リューム動作を行なう。
第２図の具体的な一実施例と上述した第１図の一実施例
の関係は、第２図のＡは第１図の利得減衰回路２に相当
し第２図のＢは第１図の電圧検波回路７に相当し、第２
図のＣは第１図の第２の利得制御回路８に相当し、第２
図のＤｌは第１図の整流回路５に相当し第２図の０１は
第１図の平滑容量６に相当する。
の関係は、第２図のＡは第１図の利得減衰回路２に相当
し第２図のＢは第１図の電圧検波回路７に相当し、第２
図のＣは第１図の第２の利得制御回路８に相当し、第２
図のＤｌは第１図の整流回路５に相当し第２図の０１は
第１図の平滑容量６に相当する。
第２図の具体的な一実施例において、利得減衰回路Ａは
、差動形式のトランジスタＱｌ、Ｑ６とカレントミラ一
部Ｑ７．Ｑ８の間にＱ３〜Ｑ６からなるトランジスタを
構成し、さらに前記トランジスタＱ３〜Ｑ６のベース電
圧をトランジスタＱ９と抵抗Ｒ３と電圧源Ｅ４とＡ２で
構成され入力に整流回路Ｄ１の出力と平滑容量が接続さ
れた電圧検波回路Ｂで制御するＡＬＣ動作と又、差動形
式のトランジスタＱＩ Ｏ，Ｑｌ １及び抵抗Ｒ４゜Ｒ
５と箪流源工３と負荷抵抗Ｒ６，Ｒ７で構成された利得
制御回路Ｃにより制御し、出力端子２の出力電圧の振幅
可変する電子ボリューム動作をスインチＳ１とスイッチ
Ｓ２により選択出来る。
、差動形式のトランジスタＱｌ、Ｑ６とカレントミラ一
部Ｑ７．Ｑ８の間にＱ３〜Ｑ６からなるトランジスタを
構成し、さらに前記トランジスタＱ３〜Ｑ６のベース電
圧をトランジスタＱ９と抵抗Ｒ３と電圧源Ｅ４とＡ２で
構成され入力に整流回路Ｄ１の出力と平滑容量が接続さ
れた電圧検波回路Ｂで制御するＡＬＣ動作と又、差動形
式のトランジスタＱＩ Ｏ，Ｑｌ １及び抵抗Ｒ４゜Ｒ
５と箪流源工３と負荷抵抗Ｒ６，Ｒ７で構成された利得
制御回路Ｃにより制御し、出力端子２の出力電圧の振幅
可変する電子ボリューム動作をスインチＳ１とスイッチ
Ｓ２により選択出来る。
以上説明したように本発明はＡＬＣ回路と電子ボリュー
ム回路を有する音声回路において利得減衰回路を共有す
る事により回路ブロックの簡素化及び歪と出力雑音電圧
の特性改善が出来る効果がある。
ム回路を有する音声回路において利得減衰回路を共有す
る事により回路ブロックの簡素化及び歪と出力雑音電圧
の特性改善が出来る効果がある。
第１図は本発明を用いた利得制御システムの一実施例、
第２図は上述した一実施例の具体的な一実施例、第３図
は従来の利得制御システムである。 １・・・・・・入力端子、Ａ、２，１１．１３・・・・
・・利得減衰制御回路、３・・・・・・出力端子、Ｓｌ
、Ｓ２，４゜９・・・・・・スイッチ、５・・・・・・
整流回路、Ｃ１，６・・・・・・平滑容量、Ｂ、 ７・
・・・・・電圧検波回路、Ｃ，８・・・・・・利得制御
回路、１２・・・・・・電子ボリューム出力端子、Ｑ１
〜Ｑｌｌ・・・・・・トランジスタ、Ｒ１〜Ｒ７・・・
・・・抵抗、Ｅ１〜Ｅ５・・・・・・電圧源、■１〜工
３・・・・・・電流源。 代理人 弁理士 内 原 晋
第２図は上述した一実施例の具体的な一実施例、第３図
は従来の利得制御システムである。 １・・・・・・入力端子、Ａ、２，１１．１３・・・・
・・利得減衰制御回路、３・・・・・・出力端子、Ｓｌ
、Ｓ２，４゜９・・・・・・スイッチ、５・・・・・・
整流回路、Ｃ１，６・・・・・・平滑容量、Ｂ、 ７・
・・・・・電圧検波回路、Ｃ，８・・・・・・利得制御
回路、１２・・・・・・電子ボリューム出力端子、Ｑ１
〜Ｑｌｌ・・・・・・トランジスタ、Ｒ１〜Ｒ７・・・
・・・抵抗、Ｅ１〜Ｅ５・・・・・・電圧源、■１〜工
３・・・・・・電流源。 代理人 弁理士 内 原 晋
Claims (1)
- 利得減衰制御端子を有する利得減衰回路、前記利得減
衰回路の出力を受ける整流回路、および前記整流回路の
出力を受ける電圧検波回路を有し、前記電圧検波回路の
出力が前記利得減衰制御端子に接続された第１の利得制
御回路と、入力に外部利得制御電圧端子を有し、出力が
前記利得減衰制御端子に接続された第２の利得制御回路
と、前記第１の利得制御回路と前記第２の利得制御回路
のいずれかの制御手段を選択する手段とを備えることを
特徴とする利得制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14395488A JPH0734534B2 (ja) | 1988-06-10 | 1988-06-10 | 利得制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14395488A JPH0734534B2 (ja) | 1988-06-10 | 1988-06-10 | 利得制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311710A true JPH01311710A (ja) | 1989-12-15 |
| JPH0734534B2 JPH0734534B2 (ja) | 1995-04-12 |
Family
ID=15350914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14395488A Expired - Lifetime JPH0734534B2 (ja) | 1988-06-10 | 1988-06-10 | 利得制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734534B2 (ja) |
-
1988
- 1988-06-10 JP JP14395488A patent/JPH0734534B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734534B2 (ja) | 1995-04-12 |
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