JPH01309416A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPH01309416A JPH01309416A JP13999188A JP13999188A JPH01309416A JP H01309416 A JPH01309416 A JP H01309416A JP 13999188 A JP13999188 A JP 13999188A JP 13999188 A JP13999188 A JP 13999188A JP H01309416 A JPH01309416 A JP H01309416A
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体電子回路のアナログ・デジタル変換器
に関するものである。
に関するものである。
従来の技術
従来のＡＤ変換器（アナログ・デジタル変換器、以下こ
れで表わす）として第２図にその一例を示す。図は、全
並列型のＡＤ変換器で、２１は比較器、２２は抵抗、２
３は論理回路ブロック。
れで表わす）として第２図にその一例を示す。図は、全
並列型のＡＤ変換器で、２１は比較器、２２は抵抗、２
３は論理回路ブロック。
２４はエンコーダである。
以上のように構成された従来の並列型ＡＤ変換器におい
て、ｎビットのＡＤ変換では、並列に並べられた２ｎ個
の比較器で入力電圧を同時に比較して、その出力の切替
わり目の比較器の位置を検知してそれをエンコードする
ことにより変換を行う。
て、ｎビットのＡＤ変換では、並列に並べられた２ｎ個
の比較器で入力電圧を同時に比較して、その出力の切替
わり目の比較器の位置を検知してそれをエンコードする
ことにより変換を行う。
発明が解決しようとする課題
しかしながら前記のような構成からなるＡＤ変換器にお
いては、２０個の比較器でｎビットの変換というように
目的が決定してしまい、１つの変換器に多目的性を持た
せることができなかった。
いては、２０個の比較器でｎビットの変換というように
目的が決定してしまい、１つの変換器に多目的性を持た
せることができなかった。
本発明はかかる課題に鑑み、１つのＡＤ変換器のチップ
で２種類のＡＤ変換に使用できるＡＤ変換器を提供する
ことを目的とする。
で２種類のＡＤ変換に使用できるＡＤ変換器を提供する
ことを目的とする。
課題を解決するための手段
本発明は、基準電圧とクロックを、モードに応じてそれ
ぞれ切替えるためのスイッチと、複数個のＡＤ変換器を
動作させるためのクロック分配器と、その出力を選択す
るためのマルチプレクサ及びそのマルチプレクサを制御
する選択信号発生装置を有するアナログ・デジタル変換
器である。
ぞれ切替えるためのスイッチと、複数個のＡＤ変換器を
動作させるためのクロック分配器と、その出力を選択す
るためのマルチプレクサ及びそのマルチプレクサを制御
する選択信号発生装置を有するアナログ・デジタル変換
器である。
作用
本発明は前記した構成により、ｎビットの並列型ＡＤ変
換器において、基準電圧とクロックに付加した切替えス
イッチにより、２０個の比較器を２ ｎ−ｍ個（ｎ ＞
ｍ）のブロックに分割して２ｍ個の比較器列からなるｍ
ヒツトのＡＤ変換器を２ ｎ−ｍ個並列に並へた構成に
切替えることにより、１個のチップてｎヒツトのＡＤ変
換とｍヒツトのＡＤ変換のとちらか一方を任意に選択で
きる。このとき、ｍビットの変換では、２ ｎ−ｍ個の
ＡＤ変換器をクロック分配器から各々に送られるクロッ
クにより並列に動作さ′せ、その出力を選択信号発生装
置で制御されるマルチプレクサで順次取り出すことによ
り通常の呪−ｍ 倍の速度で変換を実行する。
換器において、基準電圧とクロックに付加した切替えス
イッチにより、２０個の比較器を２ ｎ−ｍ個（ｎ ＞
ｍ）のブロックに分割して２ｍ個の比較器列からなるｍ
ヒツトのＡＤ変換器を２ ｎ−ｍ個並列に並へた構成に
切替えることにより、１個のチップてｎヒツトのＡＤ変
換とｍヒツトのＡＤ変換のとちらか一方を任意に選択で
きる。このとき、ｍビットの変換では、２ ｎ−ｍ個の
ＡＤ変換器をクロック分配器から各々に送られるクロッ
クにより並列に動作さ′せ、その出力を選択信号発生装
置で制御されるマルチプレクサで順次取り出すことによ
り通常の呪−ｍ 倍の速度で変換を実行する。
実施例
第１図は本発明の第１の実施例におけるＡＤ変換器を示
すもので、１〜６は基準電圧切替えスイッチ、７〜１０
はクロック切替えスイッチ、１１は４個のＡＤ変換器を
動かすためのクロック分配器、１２はマルチプレクサを
制御するための選択信号発生装置で切替えスイッチを内
蔵したもの、１３は出力を選択するためのマルチプレク
サ、１４〜１７は並列型６ヒツトＡＤ変換器、１８は８
ヒツト変換時の上位２ヒツトエンコーダである。
すもので、１〜６は基準電圧切替えスイッチ、７〜１０
はクロック切替えスイッチ、１１は４個のＡＤ変換器を
動かすためのクロック分配器、１２はマルチプレクサを
制御するための選択信号発生装置で切替えスイッチを内
蔵したもの、１３は出力を選択するためのマルチプレク
サ、１４〜１７は並列型６ヒツトＡＤ変換器、１８は８
ヒツト変換時の上位２ヒツトエンコーダである。
以上のように構成された本実施例のＡＤ変換器について
、以下その動作を説明する。
、以下その動作を説明する。
まず、１〜６の切替えスイッチにより、基準電圧の抵抗
器列を直列につなぐように切替えるこさにより、６ビツ
トのＡＤ変換器が４個直列に接続した構成となり、２６
Ｘ４＝２８個の比較器により８ヒツトの並列型ＡＤ変
換器となる。このとき、７〜１０の切替えスイッチはク
ロック端子に直接つながるように切替えてお（。出力は
、４つのＡＤ変換器の何番目に入力が入ったかで」１位
２ビットをエンコートシて、その結果を選択信号発生装
置に入力してマルチプレクサを制御し、下位６ビツトを
出力する。
器列を直列につなぐように切替えるこさにより、６ビツ
トのＡＤ変換器が４個直列に接続した構成となり、２６
Ｘ４＝２８個の比較器により８ヒツトの並列型ＡＤ変
換器となる。このとき、７〜１０の切替えスイッチはク
ロック端子に直接つながるように切替えてお（。出力は
、４つのＡＤ変換器の何番目に入力が入ったかで」１位
２ビットをエンコートシて、その結果を選択信号発生装
置に入力してマルチプレクサを制御し、下位６ビツトを
出力する。
次に、１〜６の切替えスイッチを逆に切替えることによ
り、６ヒツトのＡＤ変換器を４個並列に接続した構成と
なる。このとき、７〜１０の切替えスイッチは１１のク
ロック分配器に接続するように切替える。クロック分配
器は、４つのＡＤ変換器にそれぞれクロック周期の１／
４ずっ位相の遅れたクロックを供給することにより並列
動作で４倍の変換速度で６ヒツトの変換ができる。この
とき、選択信号発生装置の切替えスイッチを６ヒツト変
換モートに切替えておき、４個の６ビツトＡＤ変換器の
各動作に合わせてマルチプレクサのゲートが選択される
ようにマルチプレクサを制御する。
り、６ヒツトのＡＤ変換器を４個並列に接続した構成と
なる。このとき、７〜１０の切替えスイッチは１１のク
ロック分配器に接続するように切替える。クロック分配
器は、４つのＡＤ変換器にそれぞれクロック周期の１／
４ずっ位相の遅れたクロックを供給することにより並列
動作で４倍の変換速度で６ヒツトの変換ができる。この
とき、選択信号発生装置の切替えスイッチを６ヒツト変
換モートに切替えておき、４個の６ビツトＡＤ変換器の
各動作に合わせてマルチプレクサのゲートが選択される
ようにマルチプレクサを制御する。
以」二のように本実施例によれば、基準電圧とクロック
の切替えスイッチと出力選択用のマルチプレクサで切替
えることにより８ヒツトのＡＤ変換と６ヒツトのＡＤ変
換の切替えが可能となる。
の切替えスイッチと出力選択用のマルチプレクサで切替
えることにより８ヒツトのＡＤ変換と６ヒツトのＡＤ変
換の切替えが可能となる。
発明の効果
゛ 以上説明したように、本発明によれば、１個のＡＤ
変換器で２種類の変換精度の一方を任意に選択でき、そ
の実用的効果は大きい。
変換器で２種類の変換精度の一方を任意に選択でき、そ
の実用的効果は大きい。
第１図は本発明における一実施例のＡＤ変換器の回路ブ
ロック図、第２図は従来のＡＤ変換器の回路ブロック図
である。 １〜６・・・・・・基準電圧切替えスイッチ、７〜１０
・・・・・・クロック切替えスイッチ、１１・・・・・
・クロック分配器、１２・・・・・・選択信号発生装置
、１３・・・・・・マルチプレクサ、１４〜１７・・・
・・・６ヒツトＡＤ変換！、１８・・・・・・エンコー
ダ。
ロック図、第２図は従来のＡＤ変換器の回路ブロック図
である。 １〜６・・・・・・基準電圧切替えスイッチ、７〜１０
・・・・・・クロック切替えスイッチ、１１・・・・・
・クロック分配器、１２・・・・・・選択信号発生装置
、１３・・・・・・マルチプレクサ、１４〜１７・・・
・・・６ヒツトＡＤ変換！、１８・・・・・・エンコー
ダ。
Claims (1)
- 基準電圧とクロックを、モードに応じてそれぞれ切替え
るためのスイッチと、複数個のアナログ・デジタル変換
器を動作させるためのクロック分配器と、その出力を選
択するためのマルチプレクサ及びそのマルチプレクサを
制御する選択信号発生装置を有するアナログ・デジタル
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13999188A JPH01309416A (ja) | 1988-06-07 | 1988-06-07 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13999188A JPH01309416A (ja) | 1988-06-07 | 1988-06-07 | アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309416A true JPH01309416A (ja) | 1989-12-13 |
Family
ID=15258392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13999188A Pending JPH01309416A (ja) | 1988-06-07 | 1988-06-07 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005218044A (ja) * | 2004-02-02 | 2005-08-11 | Nec Electronics Corp | Ａ／ｄコンバータ |
-
1988
- 1988-06-07 JP JP13999188A patent/JPH01309416A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005218044A (ja) * | 2004-02-02 | 2005-08-11 | Nec Electronics Corp | Ａ／ｄコンバータ |
| JP4519475B2 (ja) * | 2004-02-02 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | Ａ／ｄコンバータ |
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