JPH0130337B2 - - Google Patents

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Publication number
JPH0130337B2
JPH0130337B2 JP59007236A JP723684A JPH0130337B2 JP H0130337 B2 JPH0130337 B2 JP H0130337B2 JP 59007236 A JP59007236 A JP 59007236A JP 723684 A JP723684 A JP 723684A JP H0130337 B2 JPH0130337 B2 JP H0130337B2
Authority
JP
Japan
Prior art keywords
phase
circuit
estimated
synchronization
fading
Prior art date
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Expired
Application number
JP59007236A
Other languages
English (en)
Other versions
JPS60152158A (ja
Inventor
Masaichi Sanpei
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JUSEISHO TSUSHIN SOGO KENKYU SHOCHO
Original Assignee
JUSEISHO TSUSHIN SOGO KENKYU SHOCHO
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Publication date
Application filed by JUSEISHO TSUSHIN SOGO KENKYU SHOCHO filed Critical JUSEISHO TSUSHIN SOGO KENKYU SHOCHO
Priority to JP59007236A priority Critical patent/JPS60152158A/ja
Publication of JPS60152158A publication Critical patent/JPS60152158A/ja
Publication of JPH0130337B2 publication Critical patent/JPH0130337B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems
    • H04L27/18Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22Demodulator circuits; Receiver circuits
    • H04L27/227Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2271Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
    • H04L27/2272Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals using phase locked loops

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Description

【発明の詳細な説明】 本発明は、フエージングの影響を受け電界強度
や位相が変動する受信波を同期検波する際、特に
ランダム周波数変調による速い位相変化のために
生ずる同期はずれを防ぐための、位相同期検波回
路に関するものである。
同期検波方式においては、送信された搬送波の
周波数及び位相を受信側で再生する必要があり、
従来、用途に応じて種々の位相同期回路(以下
PLLと記す。)が提案されている。
第1図は従来技術によるPLLの基本構成図で
ある。位相比較回路1には、入力信号と入力推定
信号に相当する電圧制御形発振器4(以下VCO
と記す。)の出力信号とが加えられる。入力位相
をθ1(t)、推定位相をθ2(t)とすると、推定位
相誤差Δθは、 Δθ=θ2(t)−θ1(t) ……(1) で示され、位相比較回路1から出力される。その
信号Δθを低域通過フイルタ2を通して信号の
S/N比を改善した後、増幅回路3を介して
VCO4に加え、ΔθがゼロになるようにVCO4を
制御する。このように制御されたVCO出力信号
によつて、搬送波周波数は再生される。
しかし、低域通過フイルタ2の時定数の影響
で、入力信号の位相変化が速くなるとVCO出力
信号が入力信号の変化に応答できなくなる。つま
り位相の変化率が低域通過フイルタ2の通過域外
になると同期はずれを起こす。
また、位相比較回路1が非線形の場合、推定位
相誤差Δθがπラジアン付近になると、同期はず
れ後の同期補足に時間がかかる。このことは、フ
エージングの影響を受けた受信波の場合、必ずあ
る確率で位相誤差Δθがπラジアンになるので、
同期補足に時間を要することになる。
上記理由から、フエージングを受けた受信波を
同期検波する際、アナログ通信ではバースト的雑
音、デイジタル通信では送信電力をいくら増加し
ても誤り率が減らない、いわゆる軽減不能な誤り
が生ずる。このことはフエージング回線の設定上
で大きな障害の一つとなつている。
本発明は、フエージング回線のアナログ通信に
おけるS/N比、あるいはデイジタル通信におけ
る誤り率特性を向上させることを目的として、ま
た、フエージングによる速い位相変動に対して同
期はずれを防ぐことを特徴としたものである。
第2図は本発明の構成図で、図において、1は
位相比較回路、2は低域通過フイルタ、3は増幅
回路、4は電圧制御形発振器、5は推定位相誤差
判定回路、6は制御回路、7は移相回路である。
以下図面を参照して詳細に説明する。
推定位相誤差判定回路5では、入力信号と移相
回路7の出力信号との二つの信号の位相差Δθを
測定する。また、この位相差Δθが、0〜2πラジ
アンをM個(Mは自然数)に分割した位相面ブロ
ツクのどのブロツクに存在するかを判定する。こ
のブロツクの数や大きさの決め方は任意である。
移相回路7では、推定位相θ2(t)を推定位相
誤差判定回路5で推定された判定値分遅延させ、
その判定値に相当するM個の位相遅延出力を発生
させることができる。
制御回路6では、推定位相誤差判定回路5から
判定値を得て、移相回路7の移相量を判定し、制
御する。
従来技術の基本構成による推定位相誤差は、(1)
式で示されるが、本発明による推定位相誤差Δθ1
は、 Δθ1(t+Δt)=θ2(t+Δt)−θ1(t+Δt)−
ψk
(t) =Δθ(t+Δt)−ψk(t) ……(2) で表わすことができる。ただし、ψk(t)は推定
位相誤差判定回路5の判定値で、 ψk(t)=2πk(t)/M ……(3) 上記式から求められる。上記(3)式のk(t)は定
数で、次式で示される。
k(t)=〔〔Δθ(t)+π/M)/(2π/M)〕

……(4) ただし、〔〔a〕〕はaを超えない最大の整数であ
る。
制御回路6では、上記(3)式の判定値を受ける
と、時刻t+Δtにおいて、判定値ψk(t)分だけ
(2)式の推定位相θ2(t+Δt)を制御する。つま
り、VCO4の出力信号は、位相回路7でψk(t)
分の遅延を受け、位相比較回路1への帰還信号と
なる。
なお、Δtは推定位相誤差判定回路5及び制御
回路6の時定数に相当し、これが十分小さけれ
ば、Δθ1(t)は常に±π/Mラジアン以内とな
る。
ここで可変パラメータとしては、低域通過フイ
ルタ2やVCO4などを含めたループ帯域幅BL
ダンピング係数ζ、推定位相誤差判定回路5の判
定相数Mがある。これらのパラメータは通信方
式、特にアナログ通信かデイジタル通信かによつ
て固有の最適値を持つ。一例としてデイジタル通
信用の搬送波再生回路に適用した場合についてシ
ユミレーシヨンした結果、πラジアン付近での推
定位相誤差が消え、誤差が±0.4ラジアン以下と
なるための最適値は、BL=25Hz、ζ=1.2、M=
8であつた。
以上のように、本発明は、フエージングの影響
で速い位相変化を伴う受信波の搬送波を再生する
際、大きな推定位相誤差を常に±π/Mラジアン
以内に押さえ、その結果として同期はずれを防い
でいる。上記理由から、フエージングの影響を受
けている通信回線において、アナログ通信の場合
S/N比を、デイジタル通信の場合は誤り率特性
をそれぞれ大きく改善できる。
また、同期補足時間も著しく短縮できるので、
TDMA(Time Division Multiple Access)の搬
送波再生へも応用できる。
【図面の簡単な説明】
第1図は従来の位相同期回路の基本構成図、第
2図は本発明の構成図である。 図において、1……位相比較器、2……低域通
過フイルタ、3……増幅器、4……電圧制御形発
振器、5……推定位相誤差判定部、6……制御
部、7……移相器である。

Claims (1)

    【特許請求の範囲】
  1. 1 受信電界強度が時間とともに不規則に変動す
    るフエージング状態での固定あるいは移動通信に
    おいて、受信波入力信号及び帰還信号の位相差を
    検出する位相比較回路と、前記位相比較回路の位
    相差出力信号で出力周波数を制御する電圧制御形
    発振器と、前記位相比較回路への帰還信号として
    の前記電圧制御発振器の出力周波数を移相する移
    相回路とで位相同期ループを設け、かつ、0〜
    2πラジアンをM個(Mは自然数)に分割した位
    相面ブロツクの中から、前記位相比較回路の位相
    差出力信号に対応したブロツク(以下BMとす
    る。)を判定する推定位相誤差判定回路及び前記
    推定位相誤差判定回路の出力情報を用いて前記
    BMに対応した位相量で前記移相回路を制御する
    制御回路とを具備することで、位相同期はずれを
    防ぐことを特徴とするフエージング対策用位相同
    期回路。
JP59007236A 1984-01-20 1984-01-20 フエ−ジング対策用位相同期回路 Granted JPS60152158A (ja)

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JP59007236A JPS60152158A (ja) 1984-01-20 1984-01-20 フエ−ジング対策用位相同期回路

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Publications (2)

Publication Number Publication Date
JPS60152158A JPS60152158A (ja) 1985-08-10
JPH0130337B2 true JPH0130337B2 (ja) 1989-06-19

Family

ID=11660358

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JP59007236A Granted JPS60152158A (ja) 1984-01-20 1984-01-20 フエ−ジング対策用位相同期回路

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JP (1) JPS60152158A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03131587A (ja) * 1989-10-18 1991-06-05 Toshio Masuda 成形固型肥料

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03131587A (ja) * 1989-10-18 1991-06-05 Toshio Masuda 成形固型肥料

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JPS60152158A (ja) 1985-08-10

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