JPS60152158A - フエ−ジング対策用位相同期回路 - Google Patents
フエ−ジング対策用位相同期回路Info
- Publication number
- JPS60152158A JPS60152158A JP59007236A JP723684A JPS60152158A JP S60152158 A JPS60152158 A JP S60152158A JP 59007236 A JP59007236 A JP 59007236A JP 723684 A JP723684 A JP 723684A JP S60152158 A JPS60152158 A JP S60152158A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- circuit
- fading
- output
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
- H04L27/2272—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals using phase locked loops
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、フェージングの影響を受け電界強度や位相が
変動する受信波を同期検波する際、特にランダム周波数
変調による速い位相変化のために生ずる同期はずれを防
ぐだめの、位相同期検波回路に関するものである。
変動する受信波を同期検波する際、特にランダム周波数
変調による速い位相変化のために生ずる同期はずれを防
ぐだめの、位相同期検波回路に関するものである。
同期検波方式においては、送信された搬送波の周波数及
び位相を受信側で再生する必要があり、従来、用途に応
じて種々の位相同期回路（以下ＰＬＬと記す。）が提案
されている。
び位相を受信側で再生する必要があり、従来、用途に応
じて種々の位相同期回路（以下ＰＬＬと記す。）が提案
されている。
第１図は従来技術によるＰＬＬの基本構成図である。位
相比較回路（１）には、入力信号と入力推定信号に相当
する電圧制御形発振器（４）（以下■ＣＯと記す。）の
出力信号とが加えられる。入力位相を０１（ｔ）、推定
位相を０２（【）とすると、推定位相誤差Δθは、 Δθ＝θ２（ｔ）−０１（ｔ）・・・・・・・・・・・
・・・（１）で示され、位相比較回路（１）から出力さ
れる。その信号Δθを低域通過フィルタ（２）に通して
信号のＳＺＮ比を改善した後、増幅回路（３）を介して
ＶＣＯ（４）に加え、ΔθがゼロになるようにＶ ＣＯ
（４）を制御する。このように制御されたｖＣＯ出カ信
号によって、搬送波周波数は再生される。
相比較回路（１）には、入力信号と入力推定信号に相当
する電圧制御形発振器（４）（以下■ＣＯと記す。）の
出力信号とが加えられる。入力位相を０１（ｔ）、推定
位相を０２（【）とすると、推定位相誤差Δθは、 Δθ＝θ２（ｔ）−０１（ｔ）・・・・・・・・・・・
・・・（１）で示され、位相比較回路（１）から出力さ
れる。その信号Δθを低域通過フィルタ（２）に通して
信号のＳＺＮ比を改善した後、増幅回路（３）を介して
ＶＣＯ（４）に加え、ΔθがゼロになるようにＶ ＣＯ
（４）を制御する。このように制御されたｖＣＯ出カ信
号によって、搬送波周波数は再生される。
しかし、低域通過フィルタ（２）の時定数の影響で、入
力信号の位相変化が速くなるとＶＣｏ出方信号が入力信
号の変化に応答できなくなる。っまり゛位相の変化率が
低域通過フィルタ（２）の通過域外になると同期はずれ
を起こす。
力信号の位相変化が速くなるとＶＣｏ出方信号が入力信
号の変化に応答できなくなる。っまり゛位相の変化率が
低域通過フィルタ（２）の通過域外になると同期はずれ
を起こす。
また、位相比較回路（１）が非線形の場合、推定位相誤
差Δθがπラジアン付近にな゛ると、同期はずれ後の同
期補足に時間がかがる。このことは、フエーシングの影
響を受けた受信波の場合、必ずある確率で位相誤差Δθ
がπラジアンになるので、同期補足に時間を要すること
になる。
差Δθがπラジアン付近にな゛ると、同期はずれ後の同
期補足に時間がかがる。このことは、フエーシングの影
響を受けた受信波の場合、必ずある確率で位相誤差Δθ
がπラジアンになるので、同期補足に時間を要すること
になる。
上記理由から、フェージングを受けた受信波を同期検波
する際、アナログ通信ではバースト的雑音、ディジタル
通信では送信電力をいくら増加しても誤り率が減らない
、いわゆる軽減不能な誤りが生ずる。このことはフェー
ジング回線の設定上で大きな障害の一つとなっている。
する際、アナログ通信ではバースト的雑音、ディジタル
通信では送信電力をいくら増加しても誤り率が減らない
、いわゆる軽減不能な誤りが生ずる。このことはフェー
ジング回線の設定上で大きな障害の一つとなっている。
本発明は、フェージング回線のアナログ通信におけるＳ
／Ｎ比、おるいはディジタル通信における誤り率特性を
向上させるξとを目的として、また、フェージングによ
る速い位相変動に対して同期はずれを防ぐことを特徴と
したものである。
／Ｎ比、おるいはディジタル通信における誤り率特性を
向上させるξとを目的として、また、フェージングによ
る速い位相変動に対して同期はずれを防ぐことを特徴と
したものである。
第２図は本発明の構成図で、図において、１は位相比較
回路、２は低域通過フィルタ、３は増幅回路、４は電圧
制御形見振器、５は推定位相誤差判定回路、６は制御回
路、７は移相回路である。
回路、２は低域通過フィルタ、３は増幅回路、４は電圧
制御形見振器、５は推定位相誤差判定回路、６は制御回
路、７は移相回路である。
以下図面を参照して詳細に説明する。
推定位相誤差判定回路（５）では、入力信号と移相回路
（７）の出力信号との二つの信号の位相差Δθを測定す
る。また゛、この位相差Δθが、θ〜２πラジアンをＭ
個（Ｍは自然数）に分割した位相面ブロックのどのブロ
ックに存在するかを判定する。このブロックの数や大き
さの決め方は任意である。
（７）の出力信号との二つの信号の位相差Δθを測定す
る。また゛、この位相差Δθが、θ〜２πラジアンをＭ
個（Ｍは自然数）に分割した位相面ブロックのどのブロ
ックに存在するかを判定する。このブロックの数や大き
さの決め方は任意である。
移相回路（７）では、推定位相θ２（ｔ）を推定位相誤
差判定回路（５）で推定された判定値分遅延させ、その
判定値に相当するＭ個の位相遅延出力を発生させること
ができる。
差判定回路（５）で推定された判定値分遅延させ、その
判定値に相当するＭ個の位相遅延出力を発生させること
ができる。
制御回路（６）では１、推定位相誤差判定回路（５）か
ら判定値を得て、移相回路（７）の移相量を判定し、制
御する。
ら判定値を得て、移相回路（７）の移相量を判定し、制
御する。
従来技術の基本構成による推定位相誤差は、（１）式で
示されるが、本発明による推定位相誤差Δ０１は、 Δθ＋（１＋Δ１）＝０２（Ｌ＋Δｔ）−０１（１＋Δ
ｔ、）−４ｋ（ｔ）＝Δθ（ｔ−＋−Ｊｔ）−４ｋ（ｔ
）・・・・・・・・・・・・・・（２）で表わすことが
できる。ただし、４に、（ｔ）は推定位相誤差判定回路
（５）の判定値で、 ４ｋ（＋）＝２πｋ（＋）７Ｍ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・（３）上記式からめられる。
示されるが、本発明による推定位相誤差Δ０１は、 Δθ＋（１＋Δ１）＝０２（Ｌ＋Δｔ）−０１（１＋Δ
ｔ、）−４ｋ（ｔ）＝Δθ（ｔ−＋−Ｊｔ）−４ｋ（ｔ
）・・・・・・・・・・・・・・（２）で表わすことが
できる。ただし、４に、（ｔ）は推定位相誤差判定回路
（５）の判定値で、 ４ｋ（＋）＝２πｋ（＋）７Ｍ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・（３）上記式からめられる。
上記（３）式のｋ（ｉ）は定数で、次式で示される。
ｋ （１） ＝ （Δθ（１）＋π／Ｍ）／（２π／Ｍ
）・・・・・・・・・・・・・・・（４）制御回路（６
）では、上記（３）式の判定値を受けると、時刻１＋Δ
ｔにおいて、判定値４ｋＯ）分だけ（２）式の推定位相
θ２（１＋Δｔ）を制御する。つまシ、ＶＣＯ（４１の
出力信号は、移相回路（７）で４ｋ（ｔ）分の遅延を受
け、位相比較回路（１）への帰還信号となる。
）・・・・・・・・・・・・・・・（４）制御回路（６
）では、上記（３）式の判定値を受けると、時刻１＋Δ
ｔにおいて、判定値４ｋＯ）分だけ（２）式の推定位相
θ２（１＋Δｔ）を制御する。つまシ、ＶＣＯ（４１の
出力信号は、移相回路（７）で４ｋ（ｔ）分の遅延を受
け、位相比較回路（１）への帰還信号となる。
なお、Δｔは推定位相誤差判定回路（５）及び制御回路
（６）の時定数に相当し、これが十分小さければ、Δθ
１ （ｔ）は常に±πΔラジアン以内となる。
（６）の時定数に相当し、これが十分小さければ、Δθ
１ （ｔ）は常に±πΔラジアン以内となる。
ここで可変パラメータとしては、低域通過フィルタ（２
）やｖ ｃ ｏ １４１などを含めたループ帯域幅ＢＬ
とダンピング係数ζ、推定位相誤差判定回路（５）の判
定相数Ｍがある。これらのパラメータは通信方式、特に
アナログ通信かディジタル通信かによって固有の最適値
を持つ。−例としてディジタル通信用の搬送波再生回路
に適用した場合についてシュミレーションした結果、π
ラジアン付近での推定位相誤差が消え、誤差が±０．４
ラジアン以下となるだめの最適値は、ＢＩ、＝２５Ｈ２
、ζ＝１．２、 Ｍ＝８であった。゛ 以上のように、本発明は、フェージングの影響で速い位
相変化を伴う受信波の搬送波を再生する際、大きな推定
位相誤差を常に±π／Ｍラジアン以内に押さえ、その結
果として同期はずれを防いでいる。上記理由から、フェ
ージングの影響を受けている通信回線において、アナロ
グ通信の場合Ｓ／Ｎ比を、ディジタル通信の場合は誤シ
率特性をそれぞれ大きく改善できる。
）やｖ ｃ ｏ １４１などを含めたループ帯域幅ＢＬ
とダンピング係数ζ、推定位相誤差判定回路（５）の判
定相数Ｍがある。これらのパラメータは通信方式、特に
アナログ通信かディジタル通信かによって固有の最適値
を持つ。−例としてディジタル通信用の搬送波再生回路
に適用した場合についてシュミレーションした結果、π
ラジアン付近での推定位相誤差が消え、誤差が±０．４
ラジアン以下となるだめの最適値は、ＢＩ、＝２５Ｈ２
、ζ＝１．２、 Ｍ＝８であった。゛ 以上のように、本発明は、フェージングの影響で速い位
相変化を伴う受信波の搬送波を再生する際、大きな推定
位相誤差を常に±π／Ｍラジアン以内に押さえ、その結
果として同期はずれを防いでいる。上記理由から、フェ
ージングの影響を受けている通信回線において、アナロ
グ通信の場合Ｓ／Ｎ比を、ディジタル通信の場合は誤シ
率特性をそれぞれ大きく改善できる。
まだ、同期補足時間も著しく短縮できるので、ＴＩ）Ｍ
Ａ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ
Ａｃｃｅｓｓ）の搬送波再生へも応用できる。
Ａ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ
Ａｃｃｅｓｓ）の搬送波再生へも応用できる。
第１図は従来の位相同期回路の基本構成図、第２図は本
発明の構成図である。 手続補正書（方式） 昭和５９年 ５月３１日 特許庁長官殿 ２ 発明の名称 ７工−ジング対策用４３ン相同期回路
鴫目ト ３ 補正をする者 事件との関係 出願人 ４ １１ｉｊＥ命令の日付 昭和５９年４月４日５ 補
正により増加する発明の数 なし６ 補正の対象 図面 ｌ口へｔｌ−Ｑｌ 別紙 明細書の図面第１図、第２図を添付の図面のように追加
する。 手続補正書（自制 昭和５９年 ５月３１目 特許庁長官殿 牛冊≠舗＝二二二贅 ２Ｈの名称 ７エージング対策用付相同）υ１１Ｏ１路
３ 補正をする者 事件との関係 出願人 １ ニ ４ 補正命令の日付 なし ５ 補正により増加する発明の数 なし６ 補正の対象
（Ｉｆ 明細書′）発明’）＋ｔＴ細な説明の欄（２）
明細書の図面の簡単な説明の欄 別紙 １、発明の詳細な説明の欄を次のように変更する（１）
明細書の５ペ一ジ７行から８行目寸での［Δθ１（ｔ＋
Δ［）＝θ２（’を十Δ【）−０１（ｔ＋ΔＬ）−４ｋ
（ｔ）−Δθ（ｔ＋Δｔ）−１ｋ（ｔ）・・−・・・・
・・・・・・・・・・・・（２） Ｊ ヲ［Δθ１（１
＋Δｔ）＝０２（ｔ＋Δｔ）−θ１ （ｔ ＋Δｔ）
−ｖＩｋ（ｔｌ−Δθ（１＋Δｔ）＝γｋ（ｔ）・・・
・・・・・・・・・・・・・・（２）」ト補正する。 （２）明細書の５ペ一ジ９行から１２２行目での「ただ
し、４ ｋ （ｔ）は・・・・・・・・上記式からめら
れる。」を ［ただし、（ｌ／ｋ（ｔ）は推定位相誤差判定回路（５
）の判定値で、 ｖＩｋ（ｔ）＝２πｋ（１１／Ｍ・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・−・・
・（３）上記式からめられる。」と補正する。 （３）明細書の５ペ一ジ１４行から１９９行目でのｒｋ
（ｔ）−（Δθ（す＋Ａ）／（２π／’Ｍ）・・・・・
・・・・・・・・・・・・・、位相比較回路（１）への
帰還信号となる。」をｒｋ（ｔ）＝［［（Δθ（１１＋
π洩）／（２π／Ｍ）１・・・・・・・・・・・・−（
４）たたし、［［ａ）ｌｌｉｄａを超えない最大の整数
である。 制御回路（６）では、上記（３）式の判定値を受けると
、時刻を十Δｔにおいて、判定値ｙｚｋ（ｔ）分だけ（
２）式の推定位相θ２（【十Δｔ）を制御する。つまり
、■Ｃｏ（４）の出力信号は、移相回路（７）でＶ／ｋ
（１１分の遅延を受け、位相比較回路（１）への帰還信
号となる。」と補正する。 ２、図面の簡単な説明の欄を次のように変更する（１）
明細書７ペ一ジ７行目の次に 「図において、１・・・・・・位相比較器、２・・・・
低域通過フィルタ、３・・・・増幅器、４・・・・電圧
制御形発振器、５・・・・・推定位相誤差判定部、６・
・・・制御部、７・・・・移相器である。」を追加する
。
発明の構成図である。 手続補正書（方式） 昭和５９年 ５月３１日 特許庁長官殿 ２ 発明の名称 ７工−ジング対策用４３ン相同期回路
鴫目ト ３ 補正をする者 事件との関係 出願人 ４ １１ｉｊＥ命令の日付 昭和５９年４月４日５ 補
正により増加する発明の数 なし６ 補正の対象 図面 ｌ口へｔｌ−Ｑｌ 別紙 明細書の図面第１図、第２図を添付の図面のように追加
する。 手続補正書（自制 昭和５９年 ５月３１目 特許庁長官殿 牛冊≠舗＝二二二贅 ２Ｈの名称 ７エージング対策用付相同）υ１１Ｏ１路
３ 補正をする者 事件との関係 出願人 １ ニ ４ 補正命令の日付 なし ５ 補正により増加する発明の数 なし６ 補正の対象
（Ｉｆ 明細書′）発明’）＋ｔＴ細な説明の欄（２）
明細書の図面の簡単な説明の欄 別紙 １、発明の詳細な説明の欄を次のように変更する（１）
明細書の５ペ一ジ７行から８行目寸での［Δθ１（ｔ＋
Δ［）＝θ２（’を十Δ【）−０１（ｔ＋ΔＬ）−４ｋ
（ｔ）−Δθ（ｔ＋Δｔ）−１ｋ（ｔ）・・−・・・・
・・・・・・・・・・・・（２） Ｊ ヲ［Δθ１（１
＋Δｔ）＝０２（ｔ＋Δｔ）−θ１ （ｔ ＋Δｔ）
−ｖＩｋ（ｔｌ−Δθ（１＋Δｔ）＝γｋ（ｔ）・・・
・・・・・・・・・・・・・・（２）」ト補正する。 （２）明細書の５ペ一ジ９行から１２２行目での「ただ
し、４ ｋ （ｔ）は・・・・・・・・上記式からめら
れる。」を ［ただし、（ｌ／ｋ（ｔ）は推定位相誤差判定回路（５
）の判定値で、 ｖＩｋ（ｔ）＝２πｋ（１１／Ｍ・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・−・・
・（３）上記式からめられる。」と補正する。 （３）明細書の５ペ一ジ１４行から１９９行目でのｒｋ
（ｔ）−（Δθ（す＋Ａ）／（２π／’Ｍ）・・・・・
・・・・・・・・・・・・・、位相比較回路（１）への
帰還信号となる。」をｒｋ（ｔ）＝［［（Δθ（１１＋
π洩）／（２π／Ｍ）１・・・・・・・・・・・・−（
４）たたし、［［ａ）ｌｌｉｄａを超えない最大の整数
である。 制御回路（６）では、上記（３）式の判定値を受けると
、時刻を十Δｔにおいて、判定値ｙｚｋ（ｔ）分だけ（
２）式の推定位相θ２（【十Δｔ）を制御する。つまり
、■Ｃｏ（４）の出力信号は、移相回路（７）でＶ／ｋ
（１１分の遅延を受け、位相比較回路（１）への帰還信
号となる。」と補正する。 ２、図面の簡単な説明の欄を次のように変更する（１）
明細書７ペ一ジ７行目の次に 「図において、１・・・・・・位相比較器、２・・・・
低域通過フィルタ、３・・・・増幅器、４・・・・電圧
制御形発振器、５・・・・・推定位相誤差判定部、６・
・・・制御部、７・・・・移相器である。」を追加する
。
Claims (1)
- 受信電界強度が時間とともに不規則に変動するフェージ
ング状態での固定あるいは移動通信において、受信波入
力信号及び帰還信号の位相差を検出する位相比較回路と
、前記位相比較回路の位相差出力信号で出力周波数を制
御する電圧制御形発振器と、前記位相比較回路への帰還
信号としての前記電圧制御発振器の出力周波数を移相す
る移相回路とで位相同期ループを設け、かつ、０〜２π
ラジアンをＭ個（Ｍは自然数）に分割した位相面ブロッ
クの中から、前記位相比較回路の位相差出力信号に対応
したブロック（以下ＢＭとする。）を判定する推定位相
誤差判定回路及び前記推定位相誤差判定回路の出力情報
を用いて前記ＢＭに対応した位相量で前記移相回路を制
御する制御回路とを具備することで、位相同期はずれを
防ぐことを特徴とするフェージング対策用位相同期回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007236A JPS60152158A (ja) | 1984-01-20 | 1984-01-20 | フエ−ジング対策用位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007236A JPS60152158A (ja) | 1984-01-20 | 1984-01-20 | フエ−ジング対策用位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60152158A true JPS60152158A (ja) | 1985-08-10 |
| JPH0130337B2 JPH0130337B2 (ja) | 1989-06-19 |
Family
ID=11660358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59007236A Granted JPS60152158A (ja) | 1984-01-20 | 1984-01-20 | フエ−ジング対策用位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60152158A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03131587A (ja) * | 1989-10-18 | 1991-06-05 | Toshio Masuda | 成形固型肥料 |
-
1984
- 1984-01-20 JP JP59007236A patent/JPS60152158A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0130337B2 (ja) | 1989-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3390272B2 (ja) | 同期検波回路 | |
| JPH03236652A (ja) | 適応位相検出同期方法 | |
| AU2001286987A1 (en) | Digital-data receiver synchronization method and apparatus | |
| WO2002019550A2 (en) | Digital-data receiver synchronization method and apparatus | |
| JPH082060B2 (ja) | 搬送波再生方式およびディジタル位相復調装置 | |
| WO2007016607A2 (en) | All digital implementation of clock spectrum spreading | |
| US10003455B2 (en) | Carrier generator, radio frequency interconnect including the carrier generator and method of using | |
| CA1157112A (en) | Quadriphase differential demodulator | |
| US10148378B2 (en) | PLL for carrier generator and method of generating carrier signals | |
| JPS60152158A (ja) | フエ−ジング対策用位相同期回路 | |
| US20040012448A1 (en) | PLL circuit and method for eliminating self-jitter in a signal which is received by a control circuit | |
| JPS62253224A (ja) | 位相同期回路 | |
| JP3178138B2 (ja) | フレーム同期回路及びフレーム同期方法 | |
| WO2003039063A3 (en) | Timing recovery with varaible bandwidth phase locked loop and non-linear control paths | |
| JPS62102636A (ja) | クロツク再生回路 | |
| JPH0750623A (ja) | 復調装置 | |
| JP2593973B2 (ja) | クロック再生方式 | |
| JPS5937715A (ja) | 位相同期復調回路 | |
| JP3562715B2 (ja) | クロック再生回路 | |
| JPH063897B2 (ja) | クロック再生方式 | |
| JPH0657020B2 (ja) | 周波数ずれ補正方式 | |
| JPS5934038B2 (ja) | マルチチヤンネルレコ−ド再生装置における異常音検出方式 | |
| JPH0817377B2 (ja) | 位相復調系の基準発振器補正回路 | |
| JPH03145842A (ja) | タンク・リミッタ方式逆変調型復調回路 | |
| JPS60130246A (ja) | 搬送波再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |