JPH01303026A - メモリカード - Google Patents
メモリカードInfo
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- JPH01303026A JPH01303026A JP63133183A JP13318388A JPH01303026A JP H01303026 A JPH01303026 A JP H01303026A JP 63133183 A JP63133183 A JP 63133183A JP 13318388 A JP13318388 A JP 13318388A JP H01303026 A JPH01303026 A JP H01303026A
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- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、スクティノクＲＡＭ 、及び電池等の電源を
搭載したメモリカードに関する。
搭載したメモリカードに関する。
第６図は従来のメモリカードの要部構成を示した回路図
である。図中１はスフティ・ツクＲＡＭであって、チッ
プ選択用のチップイネーブル信号（ＣＥ）及び（而）、
アドレス信号（ｎＤｎ）、信号出力を許可するアウトプ
ットイネーブル信号（ＯＢ） 、 Ｒへ門への書込みを
許可するライ１−イネーブル信号（−Ｅ）等の入力端子
及びデータ（ＤＡＴＡ）出力用の出力端子、さらに電源
入力端子、接地端子等を有する。
である。図中１はスフティ・ツクＲＡＭであって、チッ
プ選択用のチップイネーブル信号（ＣＥ）及び（而）、
アドレス信号（ｎＤｎ）、信号出力を許可するアウトプ
ットイネーブル信号（ＯＢ） 、 Ｒへ門への書込みを
許可するライ１−イネーブル信号（−Ｅ）等の入力端子
及びデータ（ＤＡＴＡ）出力用の出力端子、さらに電源
入力端子、接地端子等を有する。
ＡＤＤ入力端子は、所定ピノ１−すつアドレスバスを並
列に搬送するアドレスバス１２に接続され、ＧＥ入力端
子及び面入力端子は、信号線１３または１４を介して貼
Ｍｌを制御する中央制御部（図示省略する）に接続され
る。また、ＤＡＴＡ出力端子は、所定ピッ１−ずつデー
タ信号を並列に搬送するデータバス１６に接続される。
列に搬送するアドレスバス１２に接続され、ＧＥ入力端
子及び面入力端子は、信号線１３または１４を介して貼
Ｍｌを制御する中央制御部（図示省略する）に接続され
る。また、ＤＡＴＡ出力端子は、所定ピッ１−ずつデー
タ信号を並列に搬送するデータバス１６に接続される。
ＣＥ入力端子は、印加電圧が所定値以上になるとハイレ
ベル信号“１１”、所定値以下またはゼロの場合はロー
レベル信号”Ｌ″をＲＡＭ １へ出力する電源検出回路
２に接続され、その中間点はプルダウン抵抗８に接続さ
れる。さらに、電源検出回路２は一端が接地され、他端
はメモリカード外部からの電源入力線１７に接続される
。電源入力線１７はンヨ・７トキーダイオードからなる
ンリーズダイオ−１３のアノードに接続され、シリーズ
ダイオード３のカソードはメモリカードの内部信号線Ｉ
８を介して逆電流防止ダイオ−１４のカッ−１−に接続
され、その中間点はコンデンサ７δこ接続される。さら
に、逆電流防止ダイオ−１４とコンデンサ７との接続点
は、内部プルアップ抵抗］９に接続される。
ベル信号“１１”、所定値以下またはゼロの場合はロー
レベル信号”Ｌ″をＲＡＭ １へ出力する電源検出回路
２に接続され、その中間点はプルダウン抵抗８に接続さ
れる。さらに、電源検出回路２は一端が接地され、他端
はメモリカード外部からの電源入力線１７に接続される
。電源入力線１７はンヨ・７トキーダイオードからなる
ンリーズダイオ−１３のアノードに接続され、シリーズ
ダイオード３のカソードはメモリカードの内部信号線Ｉ
８を介して逆電流防止ダイオ−１４のカッ−１−に接続
され、その中間点はコンデンサ７δこ接続される。さら
に、逆電流防止ダイオ−１４とコンデンサ７との接続点
は、内部プルアップ抵抗］９に接続される。
逆電流防止ダイオード４のアノ−１は保護抵抗５を介し
て電池６の陽極に接続され、電池６の陰極は接地される
。
て電池６の陽極に接続され、電池６の陰極は接地される
。
畦入力端子は、３ステーＩ・バッファ９の出力端子に接
続され、３ステートハソフア９の入力端子は信号線１５
を介して中央制御部に接続される。また、３ステーＩ・
バッファ９のケート端子はプルアップ抵抗１１を介して
電源入力線１７に接続され、グー１一端子とプルアップ
抵抗１１との中間点は、ＲＡＭへの書込みを禁止させる
富開のスイッチ１０の一方の接点に接続され、他方の接
点は接地される。さらに、面入力端子と３ステー）−バ
ッファ９の出力端子との中間点は、前記内部プルアップ
抵抗１９に接続される。
続され、３ステートハソフア９の入力端子は信号線１５
を介して中央制御部に接続される。また、３ステーＩ・
バッファ９のケート端子はプルアップ抵抗１１を介して
電源入力線１７に接続され、グー１一端子とプルアップ
抵抗１１との中間点は、ＲＡＭへの書込みを禁止させる
富開のスイッチ１０の一方の接点に接続され、他方の接
点は接地される。さらに、面入力端子と３ステー）−バ
ッファ９の出力端子との中間点は、前記内部プルアップ
抵抗１９に接続される。
次に、動作につき説明する。まず、スイッチ］Ｏが開状
態の場合、電源入力線１７を介してメモリカーＩ−り１
部から電圧が印加されると、ノリーズダイオ−１°３の
順方向電圧を差し引いた電圧が内部電源線１８に印加さ
れる。一方、電源検出回路２への印加電圧は所定値に達
しておらず、ＲＡＭ １のＣＥ入力端子へは“１．゛信
号が人力されているので、ＲＡＭ１は動作しない。電源
入力線１７の電圧が１−昇して所定値に達すると、電源
検出回路２からＣＥ入力端子へ“１１″信号が与えられ
、肝■ １は動作可能となる。
態の場合、電源入力線１７を介してメモリカーＩ−り１
部から電圧が印加されると、ノリーズダイオ−１°３の
順方向電圧を差し引いた電圧が内部電源線１８に印加さ
れる。一方、電源検出回路２への印加電圧は所定値に達
しておらず、ＲＡＭ １のＣＥ入力端子へは“１．゛信
号が人力されているので、ＲＡＭ１は動作しない。電源
入力線１７の電圧が１−昇して所定値に達すると、電源
検出回路２からＣＥ入力端子へ“１１″信号が与えられ
、肝■ １は動作可能となる。
その際、信号線１３及び１５を介して中央制御部から“
１．”信号が与えられると、ＲＡＭ ］の而大入力’
ｆｌＪ子に゛し”信号が入力され、また３ステートバッ
ファ９のゲート端子にはプルアンプ抵抗１１を介して電
圧が印加されているので、面入力端子にも“１、″信号
が入力され、中央制御部からア［レスハスｊ２を介して
ＡＤＤ入力端子に与えられたアｌ’ Ｌ−ス信号に応し
たＲＡＭ １のアドレスへ書込めが可能となる。
１．”信号が与えられると、ＲＡＭ ］の而大入力’
ｆｌＪ子に゛し”信号が入力され、また３ステートバッ
ファ９のゲート端子にはプルアンプ抵抗１１を介して電
圧が印加されているので、面入力端子にも“１、″信号
が入力され、中央制御部からア［レスハスｊ２を介して
ＡＤＤ入力端子に与えられたアｌ’ Ｌ−ス信号に応し
たＲＡＭ １のアドレスへ書込めが可能となる。
また、中央制御部から、信号線１３及び１４を介して“
Ｉ２”信号が与えられると、ＲＡＭ ］の而面力端子に
“′１６”信号が入力され、また３ステートバッファ９
のゲート端子Ｑこはプルアップ抵抗１］を介して電圧が
印加されているので、面入力端子にも“１．”信号が入
力され、中央制御部から７ルスハス１２を介してＡＤＤ
入力端子に与えられたアドレス信号に応したＲＡＭ １
のアＩレスからデータが読み出され、読み出されたデー
タは、データバス１６を介して外部のシステムハスへ送
出される。
Ｉ２”信号が与えられると、ＲＡＭ ］の而面力端子に
“′１６”信号が入力され、また３ステートバッファ９
のゲート端子Ｑこはプルアップ抵抗１］を介して電圧が
印加されているので、面入力端子にも“１．”信号が入
力され、中央制御部から７ルスハス１２を介してＡＤＤ
入力端子に与えられたアドレス信号に応したＲＡＭ １
のアＩレスからデータが読み出され、読み出されたデー
タは、データバス１６を介して外部のシステムハスへ送
出される。
次に、スイッチ１０を閉状態にした場合、３ステートハ
ソフア９はゲート端子の電圧がｏＶとなって遮断状態と
なるので、中央制御部から信号線】５を介して信号が与
えられても、１７４Ｍ Ｉへ信号を出力せず、虹入力端
子はプルアンプ抵抗］９を介して内部電源線１８に接続
されているので、電圧がハイレベルとなり、ＲＡＭ ］
への書込みが禁止される。
ソフア９はゲート端子の電圧がｏＶとなって遮断状態と
なるので、中央制御部から信号線】５を介して信号が与
えられても、１７４Ｍ Ｉへ信号を出力せず、虹入力端
子はプルアンプ抵抗］９を介して内部電源線１８に接続
されているので、電圧がハイレベルとなり、ＲＡＭ ］
への書込みが禁止される。
また、リーダライク等のデータ読取り 書込め装置から
メモリカー１・を抜いて、り（部電源からＲＡＭ］への
電力供給が切断されても、電池６からの電流はシリーズ
ダイオード３によって電源入力線１７へ流出せずにＲＡ
Ｍ ］に供給され、ＲＩＩＭ ＋の記１．ａデークは保
持される。
メモリカー１・を抜いて、り（部電源からＲＡＭ］への
電力供給が切断されても、電池６からの電流はシリーズ
ダイオード３によって電源入力線１７へ流出せずにＲＡ
Ｍ ］に供給され、ＲＩＩＭ ＋の記１．ａデークは保
持される。
ところで、電池によってハノクア、ブされ、り（部電源
から切断されている間も記１ａ債報が保持されているス
クティノクＲＡＭ １個当たりが、約２５°Ｃの常温
で消費する電流は１μ八、約６０’Ｃでは６倍の６μ八
程度になる。一方、電池の実装面積はメモリカー１の大
きさによって制叩され、実装可能な電池の最大容量は約
２５０ｍＡＩＩである。
から切断されている間も記１ａ債報が保持されているス
クティノクＲＡＭ １個当たりが、約２５°Ｃの常温
で消費する電流は１μ八、約６０’Ｃでは６倍の６μ八
程度になる。一方、電池の実装面積はメモリカー１の大
きさによって制叩され、実装可能な電池の最大容量は約
２５０ｍＡＩＩである。
即ち、Ｒ酎を１６（ｌｌｉｌ搭載したメモリカー１を環
境温度６０°Ｃで使用した場合、電池の寿命は次のよう
にして求まる。
境温度６０°Ｃで使用した場合、電池の寿命は次のよう
にして求まる。
消費電流−６μΔχ］、６＝９６μ八・・（１）電池寿
命−２５０ｍＡｌ＋ ／ ９６ ＩＩ Ａ 共２６０４
時間＃０．３年 （２） 従って、寿命が切れる前にＲＡＭ ］の記４ｇデータを
消失しないようにして電池を交換しなければならない。
命−２５０ｍＡｌ＋ ／ ９６ ＩＩ Ａ 共２６０４
時間＃０．３年 （２） 従って、寿命が切れる前にＲＡＭ ］の記４ｇデータを
消失しないようにして電池を交換しなければならない。
電池を交換する間は、前記コンデンサ７の落雷電力によ
って記１．ａデータを保持することが考えられるが、コ
ンデンサの′９量値はメモリカー１−の大きさによって
制限され、最大容量値が２０ＩｉＦである。即ち、ＲＡ
Ｍ １の消費電流１を９６μΔ、記憶維持電圧を２ｖ、
電池６の終止電圧を２．５Ｖ、電池交換時に消費し得る
電池電圧をΔＶ、コンデンサ７の容量をＣとした場合、
コンデンサ７によってデータを保持し得る時間Δｔは、 Δｖ Ｘ Ｃ−４ＸΔｔ−＋３１ であるので、 Δを一ΔｖＸＣ／１ −（２，５−２，０）ｘ２０ｘ１０−６／９６Ｘ］Ｏ−
”−０，１秒 ・・・（４）と求められ
る。
って記１．ａデータを保持することが考えられるが、コ
ンデンサの′９量値はメモリカー１−の大きさによって
制限され、最大容量値が２０ＩｉＦである。即ち、ＲＡ
Ｍ １の消費電流１を９６μΔ、記憶維持電圧を２ｖ、
電池６の終止電圧を２．５Ｖ、電池交換時に消費し得る
電池電圧をΔＶ、コンデンサ７の容量をＣとした場合、
コンデンサ７によってデータを保持し得る時間Δｔは、 Δｖ Ｘ Ｃ−４ＸΔｔ−＋３１ であるので、 Δを一ΔｖＸＣ／１ −（２，５−２，０）ｘ２０ｘ１０−６／９６Ｘ］Ｏ−
”−０，１秒 ・・・（４）と求められ
る。
また、環境温度が２５℃の場合、前記（１）〜（４）式
に数値を代入すると、ΔＬは０．６３秒となる。
に数値を代入すると、ΔＬは０．６３秒となる。
しかし、電池の交換には少なくとも３０秒は必要であっ
て、コンデンサ７で記憶データを保持し得る０、１秒ま
たは０．６３秒といった短時間に電池を交換することは
不可能である。
て、コンデンサ７で記憶データを保持し得る０、１秒ま
たは０．６３秒といった短時間に電池を交換することは
不可能である。
本発明はこのような問題を解決するためになされたもの
であって、電池交換時のように、搭載した電源からＩ？
ＡＭへの電力供給が切断した際に、前記電源をハックア
ップし得る補助電源を設けたメモリカードの提供を目的
とする。
であって、電池交換時のように、搭載した電源からＩ？
ＡＭへの電力供給が切断した際に、前記電源をハックア
ップし得る補助電源を設けたメモリカードの提供を目的
とする。
本発明のメモリカードは、ＲＡＭへ電力を供給する２つ
の電源と、これら２つの電源とＲＡＭとを選択的に接続
するスイッチとを備えたことを特徴とする。
の電源と、これら２つの電源とＲＡＭとを選択的に接続
するスイッチとを備えたことを特徴とする。
本発明のメモリカードは、スイッチ乙こよって、ＲＡＭ
と２つの電源との接続が一方から他方へ切り替えられる
と、他方の電源からＲＡＭへ電力を供給する。 ′ 〔実施例〕 以下、本発明をその実施例を示す図面に基づき詳述する
。第１図は本発明に係るメモリカードの構成を示す回路
図である。図中１はスタティックＲＡＭであって、チッ
プ選択用のチップイネーブル信号（ＧＥ）及び（而）、
アドレス信号（ＡＤＤ）、信号出力を許可するアウトプ
ットイネーブル信号（ＯＥ） 、 ＲＡＭ１への書込み
を許可するライトイネーブル信号（雇）等の入力端子及
びデータ（ＤＡＴＡ）出力用の出力端子、さらに電源入
力端子２接地端子等を有する。
と２つの電源との接続が一方から他方へ切り替えられる
と、他方の電源からＲＡＭへ電力を供給する。 ′ 〔実施例〕 以下、本発明をその実施例を示す図面に基づき詳述する
。第１図は本発明に係るメモリカードの構成を示す回路
図である。図中１はスタティックＲＡＭであって、チッ
プ選択用のチップイネーブル信号（ＧＥ）及び（而）、
アドレス信号（ＡＤＤ）、信号出力を許可するアウトプ
ットイネーブル信号（ＯＥ） 、 ＲＡＭ１への書込み
を許可するライトイネーブル信号（雇）等の入力端子及
びデータ（ＤＡＴＡ）出力用の出力端子、さらに電源入
力端子２接地端子等を有する。
へ〇〇入力端子は、所定ビットずつアドレス信号を並列
に搬送するアドレスバス１２に接続され、行入力端子及
び面入力端子は、信号線１３または１４を介してＲＡＭ
Ｉを制御する中央制御部（図示省略する）に接続され
る。また、ＤＡＴＡ出力端子は、所定ビットずつデータ
信号を並列に搬送するデータバス１６に接続される。
に搬送するアドレスバス１２に接続され、行入力端子及
び面入力端子は、信号線１３または１４を介してＲＡＭ
Ｉを制御する中央制御部（図示省略する）に接続され
る。また、ＤＡＴＡ出力端子は、所定ビットずつデータ
信号を並列に搬送するデータバス１６に接続される。
ＣＥ入力端子は、印加電圧が所定値以上になるとハイレ
ベル信号“Ｈ’“、所定値以下またはゼロの場合はロー
レベル信号“Ｌ”をＲＡＭ １へ出力する電源検出回路
２に接続され、その中間点はプルダウン抵抗８に接続さ
れる。さらに、電源検出回路２は一端が接地され、他端
はメモリカート外部からの電源入力線１７に接続される
。電源入力線１７はンヨントキーダイオードからなるシ
リーズダイオード３のアノードに接続され、シリーズダ
イオード３のカソードはメモリカードの内部信号線１８
を介して逆電流防止ダイオード４のカソードに接続され
、その中間点はコンデンサ７に接続される。さらに、逆
電流防止ダイオード４とコンデンサ７との接続点は、内
部プルアップ抵抗１９に接続される。
ベル信号“Ｈ’“、所定値以下またはゼロの場合はロー
レベル信号“Ｌ”をＲＡＭ １へ出力する電源検出回路
２に接続され、その中間点はプルダウン抵抗８に接続さ
れる。さらに、電源検出回路２は一端が接地され、他端
はメモリカート外部からの電源入力線１７に接続される
。電源入力線１７はンヨントキーダイオードからなるシ
リーズダイオード３のアノードに接続され、シリーズダ
イオード３のカソードはメモリカードの内部信号線１８
を介して逆電流防止ダイオード４のカソードに接続され
、その中間点はコンデンサ７に接続される。さらに、逆
電流防止ダイオード４とコンデンサ７との接続点は、内
部プルアップ抵抗１９に接続される。
逆電流防止ダイオード４のアノードば保護抵抗５を介し
て主電池６ａ及び補助電池６ｂの陽極にそれぞれ接続さ
れ、主電池６ａ及び補助でひ６ｂの陰極はそれぞれ切替
スイッチ２０の固定接点２０ｂ及び２０ｄに接続される
。さらに、主電池６ａの陽極と補助電池６ｂの陽極との
接続点は、電池電圧をモニタへ出力する信号線２３に接
続される。
て主電池６ａ及び補助電池６ｂの陽極にそれぞれ接続さ
れ、主電池６ａ及び補助でひ６ｂの陰極はそれぞれ切替
スイッチ２０の固定接点２０ｂ及び２０ｄに接続される
。さらに、主電池６ａの陽極と補助電池６ｂの陽極との
接続点は、電池電圧をモニタへ出力する信号線２３に接
続される。
切替スイッチ２０は、固定接点２０ａ、、 ２０ｂ、
２０ｃ、 ２０ｄ。
２０ｃ、 ２０ｄ。
２０’ｅ、 ２Ｏｆ 、 ２０ｇ、 ２０ｈ及びこれら
を選択的に接続する可動接点２０ｉを有し、固定接点２
０ｅ、２Ｏｆ、２０ｇ及び２０ｈは接地され、固定接点
２０ｃは外部に接続されない空接点である。
を選択的に接続する可動接点２０ｉを有し、固定接点２
０ｅ、２Ｏｆ、２０ｇ及び２０ｈは接地され、固定接点
２０ｃは外部に接続されない空接点である。
ＷＥ入力端子は、３ステートバツフア９の出力端子に接
続され、３ステートバツフア９の入力端子は信号線１５
を介して中央制御部に接続される。また、３ステートハ
ソフア９のゲート端子はプルアップ抵抗１１を介して電
源入力線１７に接続され、ケ−ト端子とプルアンプ抵抗
用との中間点は、切替スイッチ２０の固定接点２０ａに
接続される。また、前記ゲー）・端子と固定接点２０ａ
との接続点は直列抵抗２１を介してＲＡＭ １への書込
み禁止状態を出力する信号線２２に接続される。さらに
、面入力端子と３ステー１−ハファ９の出力端子との中
間点は、前記内部プルアップ抵抗１９に接続される。
続され、３ステートバツフア９の入力端子は信号線１５
を介して中央制御部に接続される。また、３ステートハ
ソフア９のゲート端子はプルアップ抵抗１１を介して電
源入力線１７に接続され、ケ−ト端子とプルアンプ抵抗
用との中間点は、切替スイッチ２０の固定接点２０ａに
接続される。また、前記ゲー）・端子と固定接点２０ａ
との接続点は直列抵抗２１を介してＲＡＭ １への書込
み禁止状態を出力する信号線２２に接続される。さらに
、面入力端子と３ステー１−ハファ９の出力端子との中
間点は、前記内部プルアップ抵抗１９に接続される。
また、第４図及び第５図は、切替スイッチ２０をメモリ
カードに実装した実施態様図であって、第４図は、メモ
リカー１〜の端子と対向する例の厚み部分に、また第５
図は表面または裏面の面側に実装した例を示す。
カードに実装した実施態様図であって、第４図は、メモ
リカー１〜の端子と対向する例の厚み部分に、また第５
図は表面または裏面の面側に実装した例を示す。
次に、動作につき説明する。まず、第１図に示す如く、
スイッチ２０を切り替えて、可動接点２０ｉが固定接点
２０ｂ、 ２［）ｃ、 ２Ｏｆ及び２０ｇに接続された
場合、ＲＡＭ ］への書込みが可能となる。即ち、電源
入力線１７を介してメモリカード外部から電圧が印加さ
れると、シリーズダイオ−１′３の順方向電圧を差し引
いた電圧が内部電源線］８に印加される。
スイッチ２０を切り替えて、可動接点２０ｉが固定接点
２０ｂ、 ２［）ｃ、 ２Ｏｆ及び２０ｇに接続された
場合、ＲＡＭ ］への書込みが可能となる。即ち、電源
入力線１７を介してメモリカード外部から電圧が印加さ
れると、シリーズダイオ−１′３の順方向電圧を差し引
いた電圧が内部電源線］８に印加される。
一方、電源検出回路２への印加電圧は所定値に達してお
らず、ＲＡＭ ］のＣＥ入力端子へは“Ｉ４”信号が人
力されているので、ＲＡＭ １は動作しない。電源入力
線１７の電圧が」−昇して所定値に達すると、電源検出
回路２からＣＢ入力端子へ°’１１”信号が与えられ、
ＲＡＭ １は動作可使となる。
らず、ＲＡＭ ］のＣＥ入力端子へは“Ｉ４”信号が人
力されているので、ＲＡＭ １は動作しない。電源入力
線１７の電圧が」−昇して所定値に達すると、電源検出
回路２からＣＢ入力端子へ°’１１”信号が与えられ、
ＲＡＭ １は動作可使となる。
その際、信号線］３及び１５を介して中央制御部から”
１、”信号が与えられると、薗１１の行入力端子に“１
、”信号が入力され、また３ステー１バツフア９のゲー
ト端子にはプルアップ抵抗〕〕を介して電圧が印加され
ているので、面入力端子にも“Ｉ、″゛信号入力され、
中央制御部からアドレスバス］２を介してＡＤＤ入力端
子に与えられたア１ルス伯号に応じたＲＡＭ １のアド
レスへ書込みが可能となる。
１、”信号が与えられると、薗１１の行入力端子に“１
、”信号が入力され、また３ステー１バツフア９のゲー
ト端子にはプルアップ抵抗〕〕を介して電圧が印加され
ているので、面入力端子にも“Ｉ、″゛信号入力され、
中央制御部からアドレスバス］２を介してＡＤＤ入力端
子に与えられたア１ルス伯号に応じたＲＡＭ １のアド
レスへ書込みが可能となる。
また、中央制御部から、信号線１３及び１４を介してパ
１、”信号が与えられると、ＲＩＩＭ ］の■入力端子
に“１．′信号が入力され、また３ステートバッファ９
のデー１一端子にはプルアップ抵抗１］を介して電圧が
印加されているので、面入力端子にも”ｌ、”′信号が
入力され、中央制御部から７ルスハス１２を介してＡＤ
Ｄ入力端子に与えられたアドレス信号に応したＲＡＭ
１のアドレスからデータが読み出され、読み出されたデ
ータは、データハス１６を介して夕１部のシステムハス
へ送出サレる。
１、”信号が与えられると、ＲＩＩＭ ］の■入力端子
に“１．′信号が入力され、また３ステートバッファ９
のデー１一端子にはプルアップ抵抗１］を介して電圧が
印加されているので、面入力端子にも”ｌ、”′信号が
入力され、中央制御部から７ルスハス１２を介してＡＤ
Ｄ入力端子に与えられたアドレス信号に応したＲＡＭ
１のアドレスからデータが読み出され、読み出されたデ
ータは、データハス１６を介して夕１部のシステムハス
へ送出サレる。
なお、書込ｅ７ｊＭ止状態をメモリカード外部へ出力す
る信号線２２の直列抵抗２１の抵抗値は、腟と１へのデ
ータ書込み時に、誤って信号線２２が接地された際、電
流が流出してＲＡＭ ］が書込み禁止とならないように
、ゲーＩ一端子が接続されるプルアップ抵抗１１の抵抗
値より大とする。
る信号線２２の直列抵抗２１の抵抗値は、腟と１へのデ
ータ書込み時に、誤って信号線２２が接地された際、電
流が流出してＲＡＭ ］が書込み禁止とならないように
、ゲーＩ一端子が接続されるプルアップ抵抗１１の抵抗
値より大とする。
次に、第２図に示す如く、切替スイッチ２０を切り替え
、可動接点２０】が固定接点２０ａ、２０ｂ、２０ｅ及
び２０ｆに接続された場合はＩＩＡＭ ］への書込みが
禁止される。即ち、３ステートバッファ９はゲート端子
の電圧がＯＶとなって遮断状態となるので、中央制御部
から信号線］５を介して信号が与えられても、ＲＩ１へ
信号を出力せず、面入力端子は内部プルアップ抵抗］９
を介して内部電源線１８に接続されているので、電圧が
ハイレベルとなり、ＲＡＭ１への書込みが禁止される。
、可動接点２０】が固定接点２０ａ、２０ｂ、２０ｅ及
び２０ｆに接続された場合はＩＩＡＭ ］への書込みが
禁止される。即ち、３ステートバッファ９はゲート端子
の電圧がＯＶとなって遮断状態となるので、中央制御部
から信号線］５を介して信号が与えられても、ＲＩ１へ
信号を出力せず、面入力端子は内部プルアップ抵抗］９
を介して内部電源線１８に接続されているので、電圧が
ハイレベルとなり、ＲＡＭ１への書込みが禁止される。
その際、出力線２２を介して信号をメモリカー１−外部
に出力し、書込み禁止状態が表示される・また、リーダ
ライク等のデータ読取り・書込め装置からメモリカー１
・を抜いて、外部電源からＲＡＭ１への電力供給が切断
されても、主電池６ａがらの電流はシリーズダイオ−Ｆ
’ ３によって電源入力線１７へ流出せずにＲＡＭ Ｉ
に供給され、ＲＡＭ ］の記ｆａデータは保持される
。
に出力し、書込み禁止状態が表示される・また、リーダ
ライク等のデータ読取り・書込め装置からメモリカー１
・を抜いて、外部電源からＲＡＭ１への電力供給が切断
されても、主電池６ａがらの電流はシリーズダイオ−Ｆ
’ ３によって電源入力線１７へ流出せずにＲＡＭ Ｉ
に供給され、ＲＡＭ ］の記ｆａデータは保持される
。
次に、主電池６ａを交換する場合は、第３図に示す如く
、切替スイッチ２０を切り替えて、可動接点２０ｉが固
定接点２０ｃ、 ２０ｄ、 ２０ｇ及び２０１＋ Ｌこ
接続されると、補助電池６ｂの陰極が接地されて閉回路
を形成する。従って、？ｉｔｉ助電池６ｂからＲＡＭ
ｌへ電力が供給され、ＲＡＭ １の記憶データが保持さ
れる。
、切替スイッチ２０を切り替えて、可動接点２０ｉが固
定接点２０ｃ、 ２０ｄ、 ２０ｇ及び２０１＋ Ｌこ
接続されると、補助電池６ｂの陰極が接地されて閉回路
を形成する。従って、？ｉｔｉ助電池６ｂからＲＡＭ
ｌへ電力が供給され、ＲＡＭ １の記憶データが保持さ
れる。
また、主電池６．］または補助電池６ｂの電圧は信号線
２３を介してメモリカー１・り（部へ出力され、電圧値
が表示される。
２３を介してメモリカー１・り（部へ出力され、電圧値
が表示される。
なお、主電池を交換する３０秒間に、ＲＡＭ ｌの記憶
データ保持に必要とされる容量は、次のように求まる。
データ保持に必要とされる容量は、次のように求まる。
必要容量−９６×１０−６×３０秒／３６００秒−〇、
８ ｘｌｏ−３ｍＡｌｌ 、、、（
５１−船釣に用いられるハックアップ用の補助電池の容
量は０．８ｍＡｌ１であるから、この？ｉｌｉ助電池に
より主電池を交換し得る回数は、 ０．８ｍＡｌ１０．８ ｘｌＯ−３ｍＡｌｌ ＝１
０００回 ・−ｆ６）となるので、実用に
は十分である。
８ ｘｌｏ−３ｍＡｌｌ 、、、（
５１−船釣に用いられるハックアップ用の補助電池の容
量は０．８ｍＡｌ１であるから、この？ｉｌｉ助電池に
より主電池を交換し得る回数は、 ０．８ｍＡｌ１０．８ ｘｌＯ−３ｍＡｌｌ ＝１
０００回 ・−ｆ６）となるので、実用に
は十分である。
本発明のメモリカードは、主電池の他に、ＲＡＭへ電力
を供給する補助電池を設け、主電池を交換する際等にも
ＲＡＭへ電力を供給して記憶データの消失を完全に防止
し、さらに、主電池から補助電池またはＲＡＭへの書込
み禁止への機能切替を１つのスイッチによって実現し、
実装部品点数を増すことなく、メモリカードの操作性を
高めるという優れた効果を奏する。
を供給する補助電池を設け、主電池を交換する際等にも
ＲＡＭへ電力を供給して記憶データの消失を完全に防止
し、さらに、主電池から補助電池またはＲＡＭへの書込
み禁止への機能切替を１つのスイッチによって実現し、
実装部品点数を増すことなく、メモリカードの操作性を
高めるという優れた効果を奏する。
第１図は本発明に係るメモリカードの要部構成を示す回
路図、第２図は書込み禁止時の状態を示す部分的回路図
、第３図は主電池交換時の状態を示す部分的回路図、第
４図及び第５図は切替スイッチの実装例を示す実施態様
図、第６図は従来のメモリカードの要部構成を示す回路
図である。 １・・・ＲＡＭ ２・・・電源検出回路 ３・・・シ
リーズダイオード ４・・・逆電流防止ダイオ−１５・
保護抵抗 ６ａ・・・主電池 ６ｂ・・・補助電池 ７
・・・コンデンサ ９・・・３ステートハソフア １１
・・プルアップ抵抗 １７・・・電源入力線 １８・・
・内部電源線 １９・・・内部プルアンプ抵抗 ２０・
・・切替スイッチ ２０ａ、 ２０ｂ、 ２０ｃ。 ２０ｄ、２０ｅ、２Ｏｆ、２０ｇ、２０ｈ −固定接点
２０ｉ −可動接点 なお、図中、同一符号は同一、又は相当部分を示す。
路図、第２図は書込み禁止時の状態を示す部分的回路図
、第３図は主電池交換時の状態を示す部分的回路図、第
４図及び第５図は切替スイッチの実装例を示す実施態様
図、第６図は従来のメモリカードの要部構成を示す回路
図である。 １・・・ＲＡＭ ２・・・電源検出回路 ３・・・シ
リーズダイオード ４・・・逆電流防止ダイオ−１５・
保護抵抗 ６ａ・・・主電池 ６ｂ・・・補助電池 ７
・・・コンデンサ ９・・・３ステートハソフア １１
・・プルアップ抵抗 １７・・・電源入力線 １８・・
・内部電源線 １９・・・内部プルアンプ抵抗 ２０・
・・切替スイッチ ２０ａ、 ２０ｂ、 ２０ｃ。 ２０ｄ、２０ｅ、２Ｏｆ、２０ｇ、２０ｈ −固定接点
２０ｉ −可動接点 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １、少なくともＲＡＭ及び電源を備え、電源からＲＡＭ
へ電力を供給してＲＡＭの記憶データの消失を防止する
メモリカードにおいて、 ＲＡＭへ電力を供給する２つの電源と、 これら２つの電源とＲＡＭとを選択的に接続するスイッ
チと を備えたことを特徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133183A JPH01303026A (ja) | 1988-05-31 | 1988-05-31 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133183A JPH01303026A (ja) | 1988-05-31 | 1988-05-31 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303026A true JPH01303026A (ja) | 1989-12-06 |
Family
ID=15098630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133183A Pending JPH01303026A (ja) | 1988-05-31 | 1988-05-31 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303026A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0434905A2 (en) * | 1989-12-29 | 1991-07-03 | Kabushiki Kaisha Toshiba | A small electronic device capable of switching batteries by releasing a battery locking mechanism |
| JPH04109547A (ja) * | 1990-08-30 | 1992-04-10 | Sharp Corp | メモリデータ保護装置 |
| FR2837583A1 (fr) * | 2002-03-19 | 2003-09-26 | Schneider Automation | Dispositif de sauvegarde de donnees d'une carte electronique mobile |
| USD716157S1 (en) | 2012-04-02 | 2014-10-28 | J.J. Mackay Canada Limited | Single space parking meter |
| US9406056B2 (en) | 2011-03-03 | 2016-08-02 | J.J. Mackay Canada Limited | Parking meter with contactless payment |
| US9494922B2 (en) | 2008-12-23 | 2016-11-15 | J.J. Mackay Canada Limited | Single space wireless parking with improved antenna placements |
| US9652921B2 (en) | 2015-06-16 | 2017-05-16 | J.J. Mackay Canada Limited | Coin chute with anti-fishing assembly |
| US11762479B2 (en) | 2019-01-30 | 2023-09-19 | J.J. Mackay Canada Limited | SPI keyboard module for a parking meter and a parking meter having an SPI keyboard module |
| US11922756B2 (en) | 2019-01-30 | 2024-03-05 | J.J. Mackay Canada Limited | Parking meter having touchscreen display |
| US11972654B2 (en) | 2015-08-11 | 2024-04-30 | J.J. Mackay Canada Limited | Lightweight vandal resistant parking meter |
-
1988
- 1988-05-31 JP JP63133183A patent/JPH01303026A/ja active Pending
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0434905A3 (ja) * | 1989-12-29 | 1994-04-13 | Toshiba Kk | |
| EP0434905A2 (en) * | 1989-12-29 | 1991-07-03 | Kabushiki Kaisha Toshiba | A small electronic device capable of switching batteries by releasing a battery locking mechanism |
| JPH04109547A (ja) * | 1990-08-30 | 1992-04-10 | Sharp Corp | メモリデータ保護装置 |
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| US11670835B2 (en) | 2008-12-23 | 2023-06-06 | J.J Mackay Canada Limited | Single space wireless parking with improved antenna placements |
| US10998612B2 (en) | 2008-12-23 | 2021-05-04 | J.J. Mackay Canada Limited | Single space wireless parking with improved antenna placements |
| US10573953B2 (en) | 2008-12-23 | 2020-02-25 | J.J. Mackay Canada Limited | Single space wireless parking with improved antenna placements |
| US9494922B2 (en) | 2008-12-23 | 2016-11-15 | J.J. Mackay Canada Limited | Single space wireless parking with improved antenna placements |
| US10192388B2 (en) | 2011-03-03 | 2019-01-29 | J.J. Mackay Canada Limited | Single space parking meter and removable single space parking meter mechanism |
| US9406056B2 (en) | 2011-03-03 | 2016-08-02 | J.J. Mackay Canada Limited | Parking meter with contactless payment |
| US9842455B2 (en) | 2011-03-03 | 2017-12-12 | J.J. Mackay Canada Limited | Single space parking meter and removable single space parking meter mechanism |
| US12008856B2 (en) | 2011-03-03 | 2024-06-11 | J.J. Mackay Canada Limited | Single space parking meter and removable single space parking meter mechanism |
| US10424147B2 (en) | 2011-03-03 | 2019-09-24 | J.J. Mackay Canada Limited | Parking meter with contactless payment |
| US9443236B2 (en) | 2011-03-03 | 2016-09-13 | J.J. Mackay Canada Limited | Single space parking meter and removable single space parking meter mechanism |
| US10861278B2 (en) | 2011-03-03 | 2020-12-08 | J.J. Mackay Canada Limited | Parking meter with contactless payment |
| US9934645B2 (en) | 2011-03-03 | 2018-04-03 | J.J. Mackay Canada Limited | Parking meter with contactless payment |
| US11699321B2 (en) | 2011-03-03 | 2023-07-11 | J.J Mackay Canada Limited | Parking meter with contactless payment |
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| US11972654B2 (en) | 2015-08-11 | 2024-04-30 | J.J. Mackay Canada Limited | Lightweight vandal resistant parking meter |
| US11978300B2 (en) | 2015-08-11 | 2024-05-07 | J.J. Mackay Canada Limited | Single space parking meter |
| US11762479B2 (en) | 2019-01-30 | 2023-09-19 | J.J. Mackay Canada Limited | SPI keyboard module for a parking meter and a parking meter having an SPI keyboard module |
| US11922756B2 (en) | 2019-01-30 | 2024-03-05 | J.J. Mackay Canada Limited | Parking meter having touchscreen display |
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