JPH01296668A - 電荷結合素子 - Google Patents
電荷結合素子Info
- Publication number
- JPH01296668A JPH01296668A JP63127322A JP12732288A JPH01296668A JP H01296668 A JPH01296668 A JP H01296668A JP 63127322 A JP63127322 A JP 63127322A JP 12732288 A JP12732288 A JP 12732288A JP H01296668 A JPH01296668 A JP H01296668A
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- terminal
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
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- 230000005669 field effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
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- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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Landscapes
- Facsimile Scanning Arrangements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リニアイメージセ／す等に用いられる電荷結
合素子に関するものである。
合素子に関するものである。
第４図は従来の２相電荷結合素子を示す平面図である。
図において、１は電荷結合素子の電荷転送領域にあたる
チャネル、２１〜２ｎは転送電極、３は出力障壁電極、
４はリセット電極、５は信号出力部、６は電源、７は電
界効果トランジスタ７ｍ、７ｂ、電源７ｅ、７ｄ及び端
子７ｅからなるプリアンプ部、８は各電極に設けられた
コンタクト部、１０ｍ、１０ｂは外部入力電極にあたる
ポンディングパッド、１１ｍ、１１ｂは転送電極２１〜
２ｎとポンディングパッド１０鳳、１０ｂとを接続する
電極配線である。また、第５図は第４図の要部断面図で
ある。
チャネル、２１〜２ｎは転送電極、３は出力障壁電極、
４はリセット電極、５は信号出力部、６は電源、７は電
界効果トランジスタ７ｍ、７ｂ、電源７ｅ、７ｄ及び端
子７ｅからなるプリアンプ部、８は各電極に設けられた
コンタクト部、１０ｍ、１０ｂは外部入力電極にあたる
ポンディングパッド、１１ｍ、１１ｂは転送電極２１〜
２ｎとポンディングパッド１０鳳、１０ｂとを接続する
電極配線である。また、第５図は第４図の要部断面図で
ある。
図において、１５は半導体基板、１６は電荷転送の方向
性を持たせ転送電極２に＋ｔ〜２に−１のポテンシャル
をするためのイオン注入領域、１７はゲート酸化膜であ
る。なお、記号φ１．φ２は各々ポンディングパッド１
０ｍ、１０ｂに接続された信号端子である。
性を持たせ転送電極２に＋ｔ〜２に−１のポテンシャル
をするためのイオン注入領域、１７はゲート酸化膜であ
る。なお、記号φ１．φ２は各々ポンディングパッド１
０ｍ、１０ｂに接続された信号端子である。
次に、動作について説明する０第６図（ａ）ｔ （ｂ）
のタイムチャートに示したクロックパルスを信号端子φ
ｌ、φ２に印加すると、ゲート酸化膜１７下のポテンシ
ャルに変化が生じ電荷の蓄積及び転送が開始する。例え
ば、第７図（ａ）、（ｂ）の説明図のように、時刻τ１
のとき転送電極２に下における電子ポテンシャルを同図
（ａ）とした場合、時刻τ２になると同図（ｂ）の様に
変化する。このため、転送電極２に下に蓄積された電荷
が次々と転送電極２に＋１下に転送される。そして、転
送された電荷は、出力障壁電極を通過し、信号出力部５
に転送された後、プリアンプ７により増幅され端子７・
よシ出力される。なお、第６図（ｅ）はリセット電極４
に印加するクロックパルスである。
のタイムチャートに示したクロックパルスを信号端子φ
ｌ、φ２に印加すると、ゲート酸化膜１７下のポテンシ
ャルに変化が生じ電荷の蓄積及び転送が開始する。例え
ば、第７図（ａ）、（ｂ）の説明図のように、時刻τ１
のとき転送電極２に下における電子ポテンシャルを同図
（ａ）とした場合、時刻τ２になると同図（ｂ）の様に
変化する。このため、転送電極２に下に蓄積された電荷
が次々と転送電極２に＋１下に転送される。そして、転
送された電荷は、出力障壁電極を通過し、信号出力部５
に転送された後、プリアンプ７により増幅され端子７・
よシ出力される。なお、第６図（ｅ）はリセット電極４
に印加するクロックパルスである。
従来の電荷結合素子は以上のように構成されているので
、ポンディングパッドＩＱａ、１０ｂにクロックパルス
を印加した場合、転送電極によってクロックパルスの伝
送に遅延が生じる欠点があった。
、ポンディングパッドＩＱａ、１０ｂにクロックパルス
を印加した場合、転送電極によってクロックパルスの伝
送に遅延が生じる欠点があった。
例えば第８図（ａ）〜（ｃ）のタイムチャートのように
、ポンディングパッドに印加するクロックパルスを同図
体）とした場合、転送電極２１に印加されるクロックパ
ルスは同図（ｂ）となシ、さらに連送電極２ｎに印加さ
れるクロックパルスは同図（ｃ）のようになる。、従っ
て、転送電極２１と２ｎとの間には時間Ｔの遅延が生じ
る結果となる。これは、転送電極２１〜２ｎ にクロ
ックパルスを伝送する電極配線１１ｍ、１１ｂが一種の
分布定数線路罠なっているためで、電極配線１１ｍ、１
１ｂの抵抗が高いほど、またこの配線の容量が大きいほ
ど遅延時間が長くなる。
、ポンディングパッドに印加するクロックパルスを同図
体）とした場合、転送電極２１に印加されるクロックパ
ルスは同図（ｂ）となシ、さらに連送電極２ｎに印加さ
れるクロックパルスは同図（ｃ）のようになる。、従っ
て、転送電極２１と２ｎとの間には時間Ｔの遅延が生じ
る結果となる。これは、転送電極２１〜２ｎ にクロ
ックパルスを伝送する電極配線１１ｍ、１１ｂが一種の
分布定数線路罠なっているためで、電極配線１１ｍ、１
１ｂの抵抗が高いほど、またこの配線の容量が大きいほ
ど遅延時間が長くなる。
この現象は、リニアイメージセンサ等に用いられる転送
段数の多い電荷結合素子に顕著に表われるため、高速駆
動時に大きな問題となっていた。
段数の多い電荷結合素子に顕著に表われるため、高速駆
動時に大きな問題となっていた。
この発明は、上記のような欠点を解消するためＫなされ
たもので容易に遅延を短縮できる電荷結合素子を得るこ
とを目的とする。
たもので容易に遅延を短縮できる電荷結合素子を得るこ
とを目的とする。
この発明に係る電荷結合素子は、電荷転送領域上に設け
られ信号電荷の蓄積及び転送を制御する転送電極と、こ
の転送電極にクロックパルスを印加するために設けられ
た第１の電極配線と、この第１の電極配線と接続され前
記クロックパルスを外部から入力する外部入力電極と、
この外部入力電極と前記第１の電極配線の端末とを接続
する第２の電極配線とを備えている。
られ信号電荷の蓄積及び転送を制御する転送電極と、こ
の転送電極にクロックパルスを印加するために設けられ
た第１の電極配線と、この第１の電極配線と接続され前
記クロックパルスを外部から入力する外部入力電極と、
この外部入力電極と前記第１の電極配線の端末とを接続
する第２の電極配線とを備えている。
第２の電極配線は、第１の電極配線の端末と外部入力電
極とを接続することにより、第１の電極配線における抵
抗を低減させる。
極とを接続することにより、第１の電極配線における抵
抗を低減させる。
以下、本発明の実施例を図に従って説明する。
第１図は本発明の一実施例を示す電荷結合素子の平面図
である０図において、第３図と同一部分には同一符号を
付する０１１ｍ、１１ｂは第１の電極配線、１２ａ、１
２ｂは第２の電極配線である。また、第２図（ａ）、
（ｂ）は第１図及び第４図の電極配線における等価回路
図である０図において、Ｒは電極配線における抵抗、Ｃ
は電極配線における容量、２０はクロックパルスを発生
するクロック源、２１は第１電極配線の端末にあたる端
子Ｙとクロック源２０とを接続する第２の電極配線であ
る。
である０図において、第３図と同一部分には同一符号を
付する０１１ｍ、１１ｂは第１の電極配線、１２ａ、１
２ｂは第２の電極配線である。また、第２図（ａ）、
（ｂ）は第１図及び第４図の電極配線における等価回路
図である０図において、Ｒは電極配線における抵抗、Ｃ
は電極配線における容量、２０はクロックパルスを発生
するクロック源、２１は第１電極配線の端末にあたる端
子Ｙとクロック源２０とを接続する第２の電極配線であ
る。
さて、本実施例における電荷転送の動作は第４図と同じ
であるためここでは省略し、クロックパルスの遅延現象
に着目して説明する。電極配線は第２図（屯（ｂ）Ｋ示
すように抵抗Ｒと容量Ｃからなる分布定数線路を構成し
ている。ここで、クロック源２０のクロックパルスがｒ
ＬＪレベルカラ「Ｈ」レベルに急激に電位が変化したと
き、同図（、）及び同図（ｂ）における端子Ｙの電位が
どのように変化するかを比較する。本実施例である同図
（ａ）の場合、クロック源２０のクロックパルスは端子
Ｘと第２の電極端子２１を介して端子Ｙとから供給され
るため、端子Ｙの電位に変化がなく、クロックパルスの
遅延はほとんど発生しない。一方、従来例である同図（
ｂ）の場合、クロックパルスは抵抗Ｒを介して端子Ｘの
みに供給されるため、端子Ｙの電位に過渡的な変化が生
じる。第３図はこの過渡特性を示した特性図である。こ
こで、端子Ｘ及び端子Ｙの間の全抵抗を１００Ω、全容
量を１０００ｐＦとした場合、約Ｉ×１０ 秒の遅延が
生じることになる。
であるためここでは省略し、クロックパルスの遅延現象
に着目して説明する。電極配線は第２図（屯（ｂ）Ｋ示
すように抵抗Ｒと容量Ｃからなる分布定数線路を構成し
ている。ここで、クロック源２０のクロックパルスがｒ
ＬＪレベルカラ「Ｈ」レベルに急激に電位が変化したと
き、同図（、）及び同図（ｂ）における端子Ｙの電位が
どのように変化するかを比較する。本実施例である同図
（ａ）の場合、クロック源２０のクロックパルスは端子
Ｘと第２の電極端子２１を介して端子Ｙとから供給され
るため、端子Ｙの電位に変化がなく、クロックパルスの
遅延はほとんど発生しない。一方、従来例である同図（
ｂ）の場合、クロックパルスは抵抗Ｒを介して端子Ｘの
みに供給されるため、端子Ｙの電位に過渡的な変化が生
じる。第３図はこの過渡特性を示した特性図である。こ
こで、端子Ｘ及び端子Ｙの間の全抵抗を１００Ω、全容
量を１０００ｐＦとした場合、約Ｉ×１０ 秒の遅延が
生じることになる。
このように、第１の電極配線１１ａ、１１ｂに第２電極
１２ｍ、１２ｂを接続することにより、第１０電極配線
の抵抗を低減させることができ、クロックパルスの遅延
を著しく少なくすることができる。
１２ｍ、１２ｂを接続することにより、第１０電極配線
の抵抗を低減させることができ、クロックパルスの遅延
を著しく少なくすることができる。
なお、上記の実施例では２相電荷結合素子について説明
したが、３相あるいは４相の成句結合素子であってもよ
い。
したが、３相あるいは４相の成句結合素子であってもよ
い。
以上説明のように本発明は、第２の電極配線を第１の電
極配線の端末に接続することにより、・第１の電極配線
の抵抗を低減し、外部入力電極から送られるクロックパ
ルスの遅延を著しく少なくする効果を有する。
極配線の端末に接続することにより、・第１の電極配線
の抵抗を低減し、外部入力電極から送られるクロックパ
ルスの遅延を著しく少なくする効果を有する。
第１図は本発明に係る一実施例を示した電荷結特性の特
性図、第４図は従来例の平面図、第５図は従来例の要部
断面図、第６図（、）〜（ｅ）はクロックパルスのタイ
ムチャート、第７図（α＞、 （ｂ）は電子ポテンシャ
ルの説明図、第８図（、）〜（Ｃ）は各電極におけるク
ロックパルスのタイツ・チャートである。 １・・・・チャネル、２１〜２ｎ ・・・拳転送電極、
３・・・・出力障壁電極、４・・・曇リセット電極、５
−・・・信号出力部、６・・・・電源、７＠・・・プリ
アンプ部、７ｍ、 ７ｂ・・−・電界効果トランジスタ
、７ｃ、 ７ｄ ・・φ・電源、７ｅ・・・・端子、
ａ−−・・コンタクト部、１０ｍ。 １０ｂ・・・・ポンディングパッド、１１ｍ、１１ｂ・
−・・第１の電極配線、１２ｍ、１２ｂ・・・・第２の
電極配線。
性図、第４図は従来例の平面図、第５図は従来例の要部
断面図、第６図（、）〜（ｅ）はクロックパルスのタイ
ムチャート、第７図（α＞、 （ｂ）は電子ポテンシャ
ルの説明図、第８図（、）〜（Ｃ）は各電極におけるク
ロックパルスのタイツ・チャートである。 １・・・・チャネル、２１〜２ｎ ・・・拳転送電極、
３・・・・出力障壁電極、４・・・曇リセット電極、５
−・・・信号出力部、６・・・・電源、７＠・・・プリ
アンプ部、７ｍ、 ７ｂ・・−・電界効果トランジスタ
、７ｃ、 ７ｄ ・・φ・電源、７ｅ・・・・端子、
ａ−−・・コンタクト部、１０ｍ。 １０ｂ・・・・ポンディングパッド、１１ｍ、１１ｂ・
−・・第１の電極配線、１２ｍ、１２ｂ・・・・第２の
電極配線。
Claims (1)
- 【特許請求の範囲】 クロックパルスの印加により半導体内の信号電荷の蓄積
及び転送を行なう電荷結合素子において、電荷転送領域
上に設けられ前記信号電荷の蓄積及び転送を制御する転
送電極と、 この転送電極に前記クロックパルスを印加するために設
けられた第１の電極配線と、 この第１の電極配線と接続され前記クロックパルスを外
部から入力する外部入力電極と、 この外部入力電極と前記第１の電極配線の端末とを接続
する第２の電極配線とを備えたことを特徴とする電荷結
合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127322A JPH01296668A (ja) | 1988-05-25 | 1988-05-25 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127322A JPH01296668A (ja) | 1988-05-25 | 1988-05-25 | 電荷結合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296668A true JPH01296668A (ja) | 1989-11-30 |
Family
ID=14957064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127322A Pending JPH01296668A (ja) | 1988-05-25 | 1988-05-25 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09134596A (ja) * | 1996-08-06 | 1997-05-20 | Sony Corp | Ｃｃｄレジスタ |
-
1988
- 1988-05-25 JP JP63127322A patent/JPH01296668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09134596A (ja) * | 1996-08-06 | 1997-05-20 | Sony Corp | Ｃｃｄレジスタ |
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