JP2659456B2 - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JP2659456B2 JP2659456B2 JP2266920A JP26692090A JP2659456B2 JP 2659456 B2 JP2659456 B2 JP 2659456B2 JP 2266920 A JP2266920 A JP 2266920A JP 26692090 A JP26692090 A JP 26692090A JP 2659456 B2 JP2659456 B2 JP 2659456B2
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- Japan
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- potential
- solid
- imaging device
- state imaging
- memory unit
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
この発明は、基板側へ過剰電荷を排出する構造の固体
撮像素子に関する。
撮像素子に関する。
CCD（電荷結合素子）型をはじめとする固体撮像素子
では最大取り扱い電荷量が特定値に制約されているた
め、部分的に強烈光が入射すると、この周囲に過剰電荷
があふれ出す、いわゆるブルーミング現象が生じる。従
って、これを防ぐため、過剰電荷を外部へ排出するため
のオーバーフロードレイン（OFD）を設けるのが一般的
となっている。特にオーバーフロードレインを発光領域
の下側（即ち基板側）へ設ける縦型オーバーフロードレ
イン構造は感光領域面積や転送領域面積を犠牲にするこ
とがなく、現在最も広く使われている手法である。さら
に最近では受光部表面に高濃度層を設け、表面電位を固
定することにより低暗電流化を図る手法が一般的となっ
ている。 この場合の受光部深さ方向ポテンシャル分布を第３図
に示す。なお、以下では信号電荷が電子の場合について
述べるが、正孔の場合についても極性を反転することに
より同様に議論することが可能である。この第３図より
明らかなように基板電位（Vofd）を増大していくことに
より受光部に蓄積できる信号電荷量（Qsig）は減少して
いき、特定値VbでQsigはゼロとなる。 以上の関係をグラフ化したのが第４図である。即ち、
横軸にVofd、縦軸Qsigを取ると、QsigはVofdの増大によ
りすみやかに減少し、Vbでゼロとなる。 信号読み出し部にCCDを用いる場合、VofdがVc以下で
はCCDで信号があふれブルーミングとなる。従って、Vof
dの設定値としてはVcより若干高い値Vaが選ばれる。
では最大取り扱い電荷量が特定値に制約されているた
め、部分的に強烈光が入射すると、この周囲に過剰電荷
があふれ出す、いわゆるブルーミング現象が生じる。従
って、これを防ぐため、過剰電荷を外部へ排出するため
のオーバーフロードレイン（OFD）を設けるのが一般的
となっている。特にオーバーフロードレインを発光領域
の下側（即ち基板側）へ設ける縦型オーバーフロードレ
イン構造は感光領域面積や転送領域面積を犠牲にするこ
とがなく、現在最も広く使われている手法である。さら
に最近では受光部表面に高濃度層を設け、表面電位を固
定することにより低暗電流化を図る手法が一般的となっ
ている。 この場合の受光部深さ方向ポテンシャル分布を第３図
に示す。なお、以下では信号電荷が電子の場合について
述べるが、正孔の場合についても極性を反転することに
より同様に議論することが可能である。この第３図より
明らかなように基板電位（Vofd）を増大していくことに
より受光部に蓄積できる信号電荷量（Qsig）は減少して
いき、特定値VbでQsigはゼロとなる。 以上の関係をグラフ化したのが第４図である。即ち、
横軸にVofd、縦軸Qsigを取ると、QsigはVofdの増大によ
りすみやかに減少し、Vbでゼロとなる。 信号読み出し部にCCDを用いる場合、VofdがVc以下で
はCCDで信号があふれブルーミングとなる。従って、Vof
dの設定値としてはVcより若干高い値Vaが選ばれる。
第４図より明らかなように、Vofdの変化に対するQsig
の変化量は大きく、通常1V当たり10％を越え、さらに特
定のQsigとなるVofd値は素子毎に異なる。 従って、Vofdの最適値Vaを素子毎に求めてその値に正
確に合わせなければならない。これは駆動条件の素子毎
の調整が必要なことを意味し、使用上の大きな制約要因
となる。 そこで、この発明の目的は、素子毎に駆動条件を変え
ることなくその素子に最適な基板電位を得ることができ
る固体撮像素子を提供することにある。
の変化量は大きく、通常1V当たり10％を越え、さらに特
定のQsigとなるVofd値は素子毎に異なる。 従って、Vofdの最適値Vaを素子毎に求めてその値に正
確に合わせなければならない。これは駆動条件の素子毎
の調整が必要なことを意味し、使用上の大きな制約要因
となる。 そこで、この発明の目的は、素子毎に駆動条件を変え
ることなくその素子に最適な基板電位を得ることができ
る固体撮像素子を提供することにある。
上記目的を達成するため、この発明は、基板に所定の
電位を印加することにより、光電変換部で発生した電荷
のうち取り扱い能力を上回る過剰電荷成分を上記基板側
へ排出するようにした固体撮像素子であって、電位が印
加される入力端子と、上記基板に接続された出力端子
と、複数の書き込み端子とを有し、上記入力端子に一定
の電位が印加された場合に、上記出力端子の電位を、予
め上記各書き込み端子から書き込まれた内容に応じた電
位とするプログラム可能なメモリ部を備えた固体撮像素
子において、上記メモリ部は、直列に接続された非導通
状態の記憶素子と抵抗とからなる複数の電流路を有し、
上記複数の電流路を上記入力端子と上記出力端子との間
に並列に接続し、上記各電流路の上記記憶素子と上記抵
抗との間に上記書き込み端子を夫々接続して、上記各書
き込み端子から書き込まれた上記内容に応じて、特定の
上記記憶素子を非導通状態から導通状態にして、上記複
数の電流路のうちの特定の電流路を導通状態に変えるこ
とによって、上記メモリ部に上記内容の書き込みがなさ
れることを特徴としている。
電位を印加することにより、光電変換部で発生した電荷
のうち取り扱い能力を上回る過剰電荷成分を上記基板側
へ排出するようにした固体撮像素子であって、電位が印
加される入力端子と、上記基板に接続された出力端子
と、複数の書き込み端子とを有し、上記入力端子に一定
の電位が印加された場合に、上記出力端子の電位を、予
め上記各書き込み端子から書き込まれた内容に応じた電
位とするプログラム可能なメモリ部を備えた固体撮像素
子において、上記メモリ部は、直列に接続された非導通
状態の記憶素子と抵抗とからなる複数の電流路を有し、
上記複数の電流路を上記入力端子と上記出力端子との間
に並列に接続し、上記各電流路の上記記憶素子と上記抵
抗との間に上記書き込み端子を夫々接続して、上記各書
き込み端子から書き込まれた上記内容に応じて、特定の
上記記憶素子を非導通状態から導通状態にして、上記複
数の電流路のうちの特定の電流路を導通状態に変えるこ
とによって、上記メモリ部に上記内容の書き込みがなさ
れることを特徴としている。
テスト段階で素子毎に最適な基板電位を求めて、その
基板電位になるように上記プログラム可能なメモリ部に
書き込みを行う。すなわち、上記各書き込み端子から書
き込まれた上記内容に応じて、特定の記憶素子を非導通
状態から導通状態にして、予め特定の電流路を導通状態
にする。そうして、上記入力端子に一定の電位を印加す
ると、上記特定の電流路を通って電流が流れ、上記出力
端子が所定の電位となり、最適な基板電位が得られる。
そうすることにより、入力端子に素子に依存しない一定
の電位を印加することで、素子毎に最適の基板電位が得
られる。従って、素子毎に基板電位を調整する必要がな
く、素子使用上の利便性が高まる。
基板電位になるように上記プログラム可能なメモリ部に
書き込みを行う。すなわち、上記各書き込み端子から書
き込まれた上記内容に応じて、特定の記憶素子を非導通
状態から導通状態にして、予め特定の電流路を導通状態
にする。そうして、上記入力端子に一定の電位を印加す
ると、上記特定の電流路を通って電流が流れ、上記出力
端子が所定の電位となり、最適な基板電位が得られる。
そうすることにより、入力端子に素子に依存しない一定
の電位を印加することで、素子毎に最適の基板電位が得
られる。従って、素子毎に基板電位を調整する必要がな
く、素子使用上の利便性が高まる。
以下、この発明を図示の実施例により詳細に説明す
る。 第１図はこの発明の固体撮像素子の一実施例の回路構
成を示すブロック図である。 この第１図において、１は受光部であるPN接合フォト
ダイオード、２はトランスファゲートであるMOSトラン
ジスタ、3,4はそれぞれ信号電荷を転送する垂直CCD（VC
CD）および水平CCD（HCCD）、５は増幅器、６はメモリ
部であるPROMである。上記フォトダイオード１、MOSト
ランジスタ２、CCD3,4は共にＮ基板上のＰウェル内に形
成されている。Ｎ基板にはメモリ部６の出力端子７が接
続されている。このメモリ部６の内容は書き込み端子９
を介して外部から書き込まれる。そして、外部電源端子
８に一定の電圧Vddが印加された場合に、その書き込ま
れた内容に応じた電位が上記出力端子７に印加されるよ
うになっている。このメモリ部６への書き込みは、本固
体撮像素子の素子作成後のテスト段階で最適Vofd値を求
めた後、その値に相当する内容を書き込む。メモリ部６
はPROMであるので、一度書き込まれた内容は電源がオフ
になっても消えないから、以後は外部電源端子８に素子
に依存しない一定の電位Vddを印加するのみで、出力端
子７、すなわち素子内のＮ基板には素子毎に最適のVofd
値が印加される。 第２図は上記メモリ部６を示したものである。ここ
で、Pi（ｉ＝1,2,…,n）は当初のオフ状態が書き込み情
報入力によりオン状態になる非可逆型の記憶素子で、例
として絶縁破壊型の書き込み素子がある。また、Ri（ｉ
＝1,2,…,n）,Rmは固定抵抗である。Ni（ｉ＝1,2,…,
n）は書き込みのための入力ノードである。Ri,Rmの値は
Vdd・Rm/（Ri＋Rm）がVofd値の取り得る範囲をカバー
し、かつ、一定の電圧間隔になるように選定する。例え
ば、Vdd＝20V、Vofd値を８〜18Vで0.5V間隔とすると、R
m＝10kΩとして、R1＝15kΩ，R2＝13kΩ，…，R20＝1.4
kΩ，R21＝1.1kΩとなる。いま、Vofdの最適値がRk（１
≦ｋ≦ｎ）とRmの抵抗分割値であるとすると、Vdd端子
及びVofd端子を0Vにしておいて、Nkノードに書き込みパ
ルスを印加すればよい。このとき、Pkにのみ書き込みパ
ルスが加わりPkがオフ状態からオン状態に非可逆的に変
化する。従って、以後は外部電源端子８→Pk→Rk→Rm→
GNDの電流パスが定常的に形成され、外部電源端子８にV
ddが印加されると出力端子７、すなわちＮ基板にVofd＝
Vdd・Rm/（Rk＋Rm）なる電位が印加されることになる。
なお、Ri（ｉ＝1,2,…,n）は書き込みパルス印加時に破
壊しないだけの最小値および電流強度を満たすものとす
る。 このように、素子のテスト時に素子毎に最適のVofd値
を求め、そのメモリ部６の記憶素子Piのうちの上記Vofd
値に応じた記憶素子Pkをオン状態にしておくことによ
り、外部電源端子８に一定の電圧Vddを印加すること
で、出力端子７、すなわち基板に上記最適のVofd値が印
加される。従って、以後はVofd値の調整は一切必要でな
くなり、非常に使い勝手が良くなる。
る。 第１図はこの発明の固体撮像素子の一実施例の回路構
成を示すブロック図である。 この第１図において、１は受光部であるPN接合フォト
ダイオード、２はトランスファゲートであるMOSトラン
ジスタ、3,4はそれぞれ信号電荷を転送する垂直CCD（VC
CD）および水平CCD（HCCD）、５は増幅器、６はメモリ
部であるPROMである。上記フォトダイオード１、MOSト
ランジスタ２、CCD3,4は共にＮ基板上のＰウェル内に形
成されている。Ｎ基板にはメモリ部６の出力端子７が接
続されている。このメモリ部６の内容は書き込み端子９
を介して外部から書き込まれる。そして、外部電源端子
８に一定の電圧Vddが印加された場合に、その書き込ま
れた内容に応じた電位が上記出力端子７に印加されるよ
うになっている。このメモリ部６への書き込みは、本固
体撮像素子の素子作成後のテスト段階で最適Vofd値を求
めた後、その値に相当する内容を書き込む。メモリ部６
はPROMであるので、一度書き込まれた内容は電源がオフ
になっても消えないから、以後は外部電源端子８に素子
に依存しない一定の電位Vddを印加するのみで、出力端
子７、すなわち素子内のＮ基板には素子毎に最適のVofd
値が印加される。 第２図は上記メモリ部６を示したものである。ここ
で、Pi（ｉ＝1,2,…,n）は当初のオフ状態が書き込み情
報入力によりオン状態になる非可逆型の記憶素子で、例
として絶縁破壊型の書き込み素子がある。また、Ri（ｉ
＝1,2,…,n）,Rmは固定抵抗である。Ni（ｉ＝1,2,…,
n）は書き込みのための入力ノードである。Ri,Rmの値は
Vdd・Rm/（Ri＋Rm）がVofd値の取り得る範囲をカバー
し、かつ、一定の電圧間隔になるように選定する。例え
ば、Vdd＝20V、Vofd値を８〜18Vで0.5V間隔とすると、R
m＝10kΩとして、R1＝15kΩ，R2＝13kΩ，…，R20＝1.4
kΩ，R21＝1.1kΩとなる。いま、Vofdの最適値がRk（１
≦ｋ≦ｎ）とRmの抵抗分割値であるとすると、Vdd端子
及びVofd端子を0Vにしておいて、Nkノードに書き込みパ
ルスを印加すればよい。このとき、Pkにのみ書き込みパ
ルスが加わりPkがオフ状態からオン状態に非可逆的に変
化する。従って、以後は外部電源端子８→Pk→Rk→Rm→
GNDの電流パスが定常的に形成され、外部電源端子８にV
ddが印加されると出力端子７、すなわちＮ基板にVofd＝
Vdd・Rm/（Rk＋Rm）なる電位が印加されることになる。
なお、Ri（ｉ＝1,2,…,n）は書き込みパルス印加時に破
壊しないだけの最小値および電流強度を満たすものとす
る。 このように、素子のテスト時に素子毎に最適のVofd値
を求め、そのメモリ部６の記憶素子Piのうちの上記Vofd
値に応じた記憶素子Pkをオン状態にしておくことによ
り、外部電源端子８に一定の電圧Vddを印加すること
で、出力端子７、すなわち基板に上記最適のVofd値が印
加される。従って、以後はVofd値の調整は一切必要でな
くなり、非常に使い勝手が良くなる。
以上より明らかなように、この発明の固体撮像素子
は、電位が印加される入力端子と、上記基板に接続され
た出力端子と、書き込み端子とを有し、上記入力端子に
一定の電位が印加された場合に、上記出力端子の電位
を、予め上記書き込み端子から書き込まれた内容に応じ
た電位とするプログラム可能なメモリ部を備えた固体撮
像素子において、上記メモリ部は、直列に接続された非
導通状態の記憶素子と抵抗とからなる電流路を複数有
し、上記複数の電流路を入力端子と出力端子との間に並
列に接続し、上記各電流路の記憶素子と抵抗との間に書
き込み端子を夫々接続して、上記各書き込み端子から書
き込みまれた上記内容に応じて、特定の記憶素子を非導
通状態から導通状態にして、上記複数の電流路のうちの
特定の電流路を導通状態に変えることによって、上記メ
モリ部に上記内容の書き込みがなされるようになってい
るので、予め素子のテスト時にその素子の最適な基板電
位を求め、上記メモリ部に書き込んでおけば、上記入力
端子に一定の電位を印加することで、上記最適な基板電
位が得られ、基板電位を調整する必要性がなくなり、素
子使用上の利便性が向上すると共に、予め特定の電流路
を導通状態にしておくだけで最適な基板電位の書き込み
ができ、極めて簡単な回路構成で、容易に最適な基板電
位が得られ、より実現性の高いものとなる。
は、電位が印加される入力端子と、上記基板に接続され
た出力端子と、書き込み端子とを有し、上記入力端子に
一定の電位が印加された場合に、上記出力端子の電位
を、予め上記書き込み端子から書き込まれた内容に応じ
た電位とするプログラム可能なメモリ部を備えた固体撮
像素子において、上記メモリ部は、直列に接続された非
導通状態の記憶素子と抵抗とからなる電流路を複数有
し、上記複数の電流路を入力端子と出力端子との間に並
列に接続し、上記各電流路の記憶素子と抵抗との間に書
き込み端子を夫々接続して、上記各書き込み端子から書
き込みまれた上記内容に応じて、特定の記憶素子を非導
通状態から導通状態にして、上記複数の電流路のうちの
特定の電流路を導通状態に変えることによって、上記メ
モリ部に上記内容の書き込みがなされるようになってい
るので、予め素子のテスト時にその素子の最適な基板電
位を求め、上記メモリ部に書き込んでおけば、上記入力
端子に一定の電位を印加することで、上記最適な基板電
位が得られ、基板電位を調整する必要性がなくなり、素
子使用上の利便性が向上すると共に、予め特定の電流路
を導通状態にしておくだけで最適な基板電位の書き込み
ができ、極めて簡単な回路構成で、容易に最適な基板電
位が得られ、より実現性の高いものとなる。
第１図はこの発明の一実施例の回路構成を示すブロック
図、第２図は上記実施例のメモリ部の回路の一例を示す
図、第３図は本発明が適用される縦型オーバーフロード
レイン構造の固体撮像素子の受光部のポテンシャル分布
図、第４図は第３図に示す固体撮像素子の受光部信号電
荷量と基板電圧との関係を示す図である。 １…PN接合フォトダイオード、２…MOSトランジスタ、
３…垂直CCD、４…水平CCD、５…増幅器、６…メモリ
部、７…出力端子、８…外部電源端子、９……書き込み
端子、Pi…書き込み素子、Ni…入力ノード、Ri,Rm…固
定抵抗。
図、第２図は上記実施例のメモリ部の回路の一例を示す
図、第３図は本発明が適用される縦型オーバーフロード
レイン構造の固体撮像素子の受光部のポテンシャル分布
図、第４図は第３図に示す固体撮像素子の受光部信号電
荷量と基板電圧との関係を示す図である。 １…PN接合フォトダイオード、２…MOSトランジスタ、
３…垂直CCD、４…水平CCD、５…増幅器、６…メモリ
部、７…出力端子、８…外部電源端子、９……書き込み
端子、Pi…書き込み素子、Ni…入力ノード、Ri,Rm…固
定抵抗。
Claims (1)
- 【請求項１】基板に所定の電位を印加することにより、
光電変換部で発生した電荷のうち取り扱い能力を上回る
過剰電荷成分を上記基板側へ排出するようにした固体撮
像素子であって、電位が印加される入力端子と、上記基
板に接続された出力端子と、複数の書き込み端子とを有
し、上記入力端子に一定の電位が印加された場合に、上
記出力端子の電位を、予め上記各書き込み端子から書き
込まれた内容に応じた電位とするプログラム可能なメモ
リ部を備えた固体撮像素子において、 上記メモリ部は、直列に接続された非導通状態の記憶素
子と抵抗とからなる電流路を複数有し、 上記複数の電流路を上記入力端子と上記出力端子との間
に並列に接続し、 上記各電流路の上記記憶素子と上記抵抗との間に上記書
き込み端子を夫々接続して、 上記各書き込み端子から書き込まれた上記内容に応じ
て、特定の上記記憶素子を非導通状態から導通状態にし
て、上記複数の電流路のうちの特定の電流路を導通状態
に変えることによって、上記メモリ部に上記内容の書き
込みがなされることを特徴とする固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266920A JP2659456B2 (ja) | 1990-10-03 | 1990-10-03 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266920A JP2659456B2 (ja) | 1990-10-03 | 1990-10-03 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142776A JPH04142776A (ja) | 1992-05-15 |
| JP2659456B2 true JP2659456B2 (ja) | 1997-09-30 |
Family
ID=17437516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266920A Expired - Fee Related JP2659456B2 (ja) | 1990-10-03 | 1990-10-03 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659456B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4645764B2 (ja) * | 2009-12-02 | 2011-03-09 | ソニー株式会社 | 固体撮像装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601933B2 (ja) * | 1990-04-13 | 1997-04-23 | 株式会社東芝 | 固体撮像装置 |
-
1990
- 1990-10-03 JP JP2266920A patent/JP2659456B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04142776A (ja) | 1992-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |