JPH01288735A - 多分割測光装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の受光（ｉｌ］！ｌ光）素子の出力を用
いて測光を行う多分割測光装置に関する。

［従来の技術］ 測光装置として複数の受光（測光）素子の出力を二重積
分方式にて、順次、Ａ／Ｄ変換して測光する多分割測光
装置が知られている。そして、時系列にＡ／Ｄ変換を行
う方式において、データ処理をマイクロコンピュータ（
以下、マイコンという）で行うものにあって、従来のも
のでは、出力をＡ／Ｄ変換される毎に別々のラッチ回路
へ入力し、マイコンはＡ／Ｄ変換の周期よりも早く全て
のラッチ回路からのデータを入力するようになっている
。

ところで、例えばカメラ等における測光装置にあって、
比較的、多量のデータを簡単な構成にて転送するなめに
、シリアル形式を採用したとき、マイコン側が任意のタ
イミングでデータを読み出しにいくと、そのとき、途中
までＡ／Ｄ変換したデータと前回のデータとが全体の測
光素子の出力の中で混ざりあって出力されてしまうこと
になる。

まな、マイコン側で、その都度、データか揃うのを待つ
のはプログラムの制約になり、望ましくないや ［発明が解決しようとする課題］ 本発明は、上記問題に対処するもので、多分割測光を時
系列にＡ／Ｄ変換するに際して、制御のプログラムに制
約を受けることなく、任意のタイミングで測光データを
読み出すことができ、しかもデータ処理の能率のよい多
分割測光装置を提供することを目的とする。

［課題を解決するための手段］ 本発明は、複数の光電変換素子の出力を時系列にＡ／Ｄ
変換するＡ／Ｄ変換器を備えた多分割測光装置において
、各光電変換素子の出力に対応する信号を出力する複数
の測光回路を有し、かつ上記Ａ／Ｄ変換器は、上記複数
の測光回路の出力を時系列的に選択してＡ／Ｄ変換する
よう構成され、上記各光電変換素子に対応したＡ／Ｄ変
換器の出力を一時的にラッチする第１のラッチ回路群と
、上記第１のラッチ回路群のデータをラッチする第２の
ラッチ回路群とを有し、上記各光電変換素子のＡ／Ｄ変
換が終了したときに上記第１のラッチ回路群のデータを
第２のラッチ回路群へラッチするようにしたものである
。

［作用］ この構成によれば、−通り全部の光電変換素子のＡ／Ｄ
変換が終了した時点で、全データが出力用の第２のラッ
チ回路路にラッチされ、１セツト終了毎に、逐次、更新
された新しいデータが得られる。

［実施例］ 第１図はカメラなどに通常用いられる光学系の構成例を
示し、第２図は測光のための受光部の構成例を示す。こ
れらの図において、１は投影レンズ、２はクイックリタ
ーンミラー、３は焦点板、４はペンタプリブム、５は結
像レンズ、６は受光部、７は像面であり、被写体からの
光は図示矢印のごとく受光部６へ入射される。受光部６
には円環状に複数（ここでは４個）の光電変換素子とし
てのフォトダイオードなどでなる測光素子８１〜Ｓ４が
配されている。ここに、測光素子８１〜Ｓ４の面積はＳ
ｌ＞３２＞３３＞５４とされている。

第３図は多分割測光回路の全体回路構成を示し、第４図
〜第７図はそれぞれ各部の詳細回路構成を示す。

まず、第３図において、８〜１１は上述の８１〜Ｓ４な
る測光素子、１２〜１５は各測光素子の出力を対数圧縮
する対数圧縮回路、１６は電源応答回路、１７．１８は
上記対数圧縮回路１２〜１５の各出力Ｖ１まなはｖ２．
ｖ３または■４のいずれかをそれぞれ選択する選択回路
、１９．２０は上記選択図１ｉ’１ｌ１７，１８の各出
力Ｖ５．Ｖ６と第１の基準電圧ＶＡのいずれかを選択す
る選択回路、２１．２２は上記選択回路１９．２０の各
出力Ｖ７．Ｖ８と第２の基準電圧ＶＢなどを入力とした
二重積分回路（詳細は第４図により説明）で、Ａ／Ｄ変
換器の主体となるものである。なお、電源応答回路は１
６の詳細は第７図に示してあり、この回路は、測光回路
に電源供給を開始してから測光回路の出力が安定するま
での時間を短縮するために、受光素子の寄生容量に蓄積
される電荷を放電する回路である。

２３はクロック信号を発生する発振回路、２４はタイミ
ング制御回路、２５は８ビツトカウンタ、２６〜２９お
よび３０〜３３は８ビツトのラッチ、（この詳細は第５
図）、３４〜３７はＡＮＤ回路、３８はパラレル信号を
シリアルに変換するシリアルシフトレジスタ（この詳細
は第６図）、３９はシリアル制御回路、５５はＡＮＤ回
路、５８はインバータである。そして、上記選択回路１
７．１８は、タイミング制御回路２４のＣ出力が「Ｌ」
のとき出力ｖ１．ｖ３を選択し、ｒＨ，のとき出力Ｖ２
．Ｖ４をそれぞれ選択する。また、選択回路１９．２０
は、それぞれ、ｄ出力が「Ｌ」のとき出力Ｖ５．Ｖ６を
選択し、「Ｆ（」ノドきＶＡを選択する。

二重積分回路２１．２２は、第４図（両者は同等である
ので一方のみを示している）に示すように、ＯＰアンプ
４ｏ、コンパレータ４１、アナログスイッチ４２，４３
、定電流源ＩＡ、抵抗４５゜４６．４７、コンデンサ４
８、ＮＡＮＤ回路４９゜５０、インバータ５１、ワンシ
ョットパルス発生回路５２、ＮＯＲ回路５３からなる。

そして、充・放電の時定数を決める抵抗４７の抵抗値を
ＲＡ、コンデンサ４８の容量値をＣＡとしている。

上記アナログスイッチ４３、定電流源４４および抵抗４
５（この抵抗値をＲＢとする）はヒステリシス回路を構
成している。いま、ｄ入力か「Ｌ」ではインバータ５１
の出力ｇは「Ｌ」に固定され、ｄ入力がｒＨＪでコンパ
レータ４１の出力でか「し」となったとき、出力ｇはｒ
Ｈ，となる。そこで、コンパレータ４１の出力ｆがｒＨ
，→「シ」、インバータ５１の出力ｇが’ＬＪ　−”　
’ＨＪとなったところで、ＮＯＲ回路５３の出力がｒＨ
，となり、アナログスイッチ４３がＯＮする。これによ
ってＯＰアング４０の出力から抵抗４５を通して定電流
ＩＡが定電流源４４によって引かれる。

同時にアナログスイッチ４２がＯＮとなり、コンデンサ
４８は短絡される。この状態でＯＰアンプ４０の出力ｖ
９は正入力の電圧ＶＢと等しくなる。

コンパレータ４１の十人力は（ＶＢ−Ｒ８Ｘ　ＩＡ）、
−人力はＶＢとなり、したがって、その出力では「Ｌ」
に固定される。

次に、カウンタ２５、ラッチ２６および３０について第
５図により説明する。カウンタ２５のＣＰ、ＣＬには発
振回路２３のａ出力、タイミング制御回路２４のｂ出力
が入力され、ＣＬがｒＨ。

で全出力ＱＯ〜Ｑ７が「Ｌ」となり、ＣＬが「し」の状
態でＣＰに入力されるパルスの立上りをカウントアツプ
する。８ビツトラツチ２６は、ＬＯ〜Ｌ７の入力パルス
の立上りでｐＯ〜Ｄ７のデータをラッチして、それを反
転してＱＯ〜Ｑ７出力より、ラインｊ　（０）〜１　（
７）へ出力する。なお、ＤＯ〜Ｄ７のデータはカウンタ
２５の出力ラインｋ（０）〜ｋ（７）により入力される
ものである。

また、ＬＯ〜Ｌ７にはアンド回路３４の出力が入力され
ており、このＡＮＤ回ｆ！＠３４には二重積分回路２１
の出力りとタイミング制御回路２４のＣ出力のインバー
タ出力が入力されている。

８ビ・ｙトラブチ３０は、タイミング制御回路２４のｅ
出力パルスの立上りでＤｏ〜Ｄ７のデータをラッチし、
ＱＯ〜Ｑ７に出力し、３ステートバヅフアＢＯ〜Ｂ７ヘ
データを与える。このバッファＢＯ〜Ｂ７はシリアル制
御回路３９のｔ１出力のｒ　）（」で上記データをＰ（
０）〜Ｐ（７）より出力する。

なお、ラッチ２７．３１＃Ｊ上記と同様の構成で並列的
に設けられ、さらに、ラッチ２８．３２およびラッチ２
９．３３も同様の関係で設けられている。

次に、パラレル変換シリアルシフトレジスタ３８につい
て第６図により説明する。同レジスタ３８のシフトレジ
スタ５６には、出力ラインＬを通して上記ラッチ３０〜
３３のＰ（０）〜ｐ（７）。

ｑ　（０）〜ｑ　（７）　、　　ｒ　（０）　〜ｒ　（
７）　、およびｓ　（０）　〜ｓ　（７）がＰＩＯ〜Ｐ
Ｉ７に入力され、またＰ／Ｓ端子にシリアル制御口＃Ｉ
３９のμ出力が、ＣＰ端子にＡＮＤ回路５５の出力が入
力され、ＳＯＣ出力３ステートバツフア５７を通して５
ｏｕｔ出力となる。また、ＡＮＤ回路５５には信号Ｃ３
，ＳＣＫが与えられ、バッファ５７には信号Ｃ８が与え
られている。そして、μ出力が「Ｈ」のとき、ｃｐ線端
子「Ｌ」→「Ｈ」でＰＩＯ〜ＰＩ７のデータがラッチさ
れ、ＳＯにＰＩＯのデータが出力される。一方、μが「
Ｌ」のとき、ＳＣＫパルスの立上りでデータはシフトさ
れ、順次、ＳＯより出力される。なお、Ｃ８がｒＨＪの
ときは、バッファ５７は出力イネーブルとなる。

また、電源応答回路１６は多分割測光で測光出力をモニ
ターして電源応答をかけるもので、第７図に示すように
、出力Ｖｌ、Ｖ４のモニター電圧および基準電圧ＶＣが
入力されたコンパレータＣＭＰと４つの放電用トランジ
スタよりなり、対数圧縮回路１２〜１５の全てに対して
、その帰還回路の容量に溜まった電荷を放電する機能を
持つ。

このように電源応答をかけるためにモニターする測光素
子は低輝度限界の決まる最大面積のものと、最も出力の
低い最少面積のものの少なくとも一方とすればよい。

第８図は二重積分動作による各部の電圧波形を示す。カ
メラなどにおけるレリーズ釦の半押しで発振回路２３が
発振し、図外の制御回路から測光開始信号ＬＳＴＲＴの
「Ｈ」→「Ｌ」でもって測光が開始される。このタイミ
ングでタイミング制御回路２４のｄ出力は「トＩ」→「
Ｌ」、出力Ｖ７は■５レベル、コンパレータ４１の出力
ｆはｒ　ｌ、　、＋−，ｒＨ，、出力ｇはｒＨ，−’Ｌ
Ｊで、二重積分の充電が開始されＯＰアンプ４０の出力
Ｖ９のレベルは上昇してゆく。このとき、アナログスイ
ッチ４２．４３はオープンしている。また、Ｃ出力は「
Ｌ」であり、選択回路１７．１８は出力■１゜■３をそ
れぞれ選択し、したがって出力ｖ５　（ｖ６）はＶｌ　
（ＶＢ）レベルつまり、測光素子５１（Ｓ３）のＮＪ光
値をＡ／Ｄ変換したレベルにある。

この充電時間Ｔ１は、本発明では商用電源との対応で１
２０Ｈｚ（１／１２０　　Ｓ＝８．３３ｍ５）としてお
り、この時間の経過時にｄ出力は「ＬＪ→ｒＨ」となり
、ｂ出力でもって８ビヅトカウンタ２５のリセットを解
除し、以降、カウンタ２５は放電時間を計時することに
なる。また、ｄ出力でもって、出力ｖ７はＶＡレベルに
切換えられ、放電が開始することになる。

そして、充電終了時の出力■９の上昇電圧Ｖ、および■
９がＶ　Ｂレベルに達するまでの放電時間は次式で表わ
される。

■＝又且二ヱ二ＴＩ ＣＡ−ＲＡ ＝Ｌ人二ヱ上Ｔ２ ＣＡ　−ＲＡ （ただし　ＶＡ＞ＶＢ≧Ｖ５） Ｔ２＝と且二ヱ亙ＴＩ ＣＡ−ＶＢ ■９の電圧レベルがＶＢレベルに達した時点で放電は終
了し、このタイミングでコンパレータ４１の出力ｆは反
転し、出力ｇは「Ｌ」→ｒＨ，となり、これによりワン
ショットパルス発生回路５２でもって出力りにパルスが
出力される。ここに、Ｃ出力は「Ｌ」状態でＡＮＤ回路
３４のゲートは開いているので、出力りの「Ｉ（」でカ
ウンタＩ５の値がラッチ２６にラッチされる。このカウ
ンタ２５の内容はＴ２を示す。

その後、Ｃ出力かｒＨ」状態となり、選択回路１７．１
８は出力Ｖ２．Ｖ４を選択し、出力Ｖ５（Ｖ６）はｖ２
　（ｖ４）レベルつまり、測光素子３２　（Ｓ４）の測
光値をＡ　／　Ｄ変換するレベルにある。

次いで、本発明では積分の繰り返し、つまり、Ａ／Ｄ変
換開始の周期を１００Ｈｚ（１／１００１００５＝１０
の倍数に合わせ、先の積分開始時点から２０ｍ５後に、
ｄ出力をｒ　Ｈ、−ｒ　Ｌ　」とする、この時点から、
積分を開始し以下上述と同様に動作する。

このようにして、全部の測光素子についてのＡ／Ｄ変換
の終了で、Ｃ出力にパルスが発せられ、またＬＥＮＤ信
号はｒＬ、となり、第１のラッチ群２６，２７，２８．
２９より第２のラッチ群３０．３１，３２．３３へ同時
にデータをラッチし、以降、データをシリアルラインに
よって図外の制御回路へ伝送する。

このデータ伝送を第９図に示す。Ｃ８信号がｒ　Ｈ、状
態になることでシリアルラインとして測光が選択され、
μ出力、ｔ１出力がｒＨ，となり、５ｏｕｔの出力はイ
ネーブルとなる。ｊｌのｒＨ。

状態の期間にはラッチ３０のデータがラインＬ上に現れ
る。そこで、ＳＣＫパルスの最初の立ち上がりでライン
Ｌ上のデータｐ（０）〜Ｐ（７）がシフトレジスタ３８
にラッチされ、５ｏｕｔにはｐ（０）が現れる。ＳＣＫ
パルスの立ち上がりでμ出力は「し」となり、シフトレ
ジスタ３８はシフトモードになる。この状態でＳＣＫの
パルスの立ち上がり毎にｐ　＜１）、　ｐ　（２）、・
・・、ｐ（７）の順に５ｏｕｔから出力される。ＳＣＫ
パルスが８ビット分入力されると、再びμ出力がｒＨ」
になり、また、ｔｌが「Ｌ」になり、ｔ２がｒ　ＨＪに
なる。この状態では、ラッチ３１のデータがラインＬ上
に現れ、以後、同様にデータが５ｏｕｔから出力される
。このようにして、ラッチ３３までのデータが５ｏｕｔ
より出力される。

このようにして、測光素子３１，３２．Ｓ３゜Ｓ４のＡ
／Ｄ変換出力が順次、求まる。

上記実施例では、積分時間を１２０Ｈｚに、繰り返し周
期を１００Ｈｚに対応させたが、これに限られず、積分
時間を１００Ｈｚに、繰り返し周期を１２０　Ｈｚとし
てもよく、要は、積分時間を５０Ｈｚまたは６０Ｈｚの
いずれか一方のＡＣ光源のフリッカ−周期の整数倍とし
、繰り返し周期を他方のＡＣ光源のフリッカ−周期の整
数倍とすればよい。

以下にその理由を第１０図に基き述べる。

同図（Ａ）は上記実施例の場合で、同図（Ｂ）は積分時
間を１００Ｈｚに、繰り返し周期を１２０Ｈｚに合わせ
た場合である。第１０図（Ａ）に示す前者の場合、積分
時間か８．３３ｍ５、−周期が２０ｍ５であり、フリッ
カ−周期１２０　Ｈｚの人工光源下での測光出力は斜線
部Ａｔ、Ａ２となり、積分時間がフリッカ−の一周期分
になるので、Ａ１＝Ａ２となり、測光素子を時系列に切
換えてもＡ／Ｄ変換結果に差は生じない。また、フリッ
カ−周期１００Ｈｚの人工光源下での測光出力について
は、積分時間がフリッカ−の一周期分とはならないが、
同じ部分を積分するので、Ａ３＝Ａ４となり、前述と同
様にＡ／Ｄ変換結果に差は生じない。

また、第１０図（Ｂ）に示す後者の場合は、積分時間が
１０ｍＳ、−周期が２５　ｍ　Ｓであり、フリッカ−周
期１００Ｈｚの人工光源下ではフリッカ−の一周期分を
積分するのでＡ５＝Ａ６となり、フリッカーー周期１２
０Ｈｚの人工光源下では同じ部分を積分するのでＡ７＝
Ａ８となり、前述同様に、Ａ／Ｄ変換結果に差はない。

特に、本実施例では、データの処理構成において、第１
のラッチ回路群２６〜２９と第２のラッチ回路群３０〜
３３とを設け、全光電変換素子のＡ／Ｄ変換を−通り終
了すると第１のラッチ回路群のデータを第２のラッチ回
路群ヘラヅチしているので、１セツトの全測光素子のＡ
／Ｄ変換を終了後、直ちに次の１セツトのＡ／Ｄ変換を
開始することができ、時間のロスなしに順次、新しいデ
ータに更新していくことができる。また、全体の制御を
行うマイコン等にあっては、任意のタイミングでデータ
の読み出しにいくことができる。

なお、上記実施例では、測光回路として対数圧縮回路の
例を示したが、他の形式、例えば光電変換素子の出力電
流に比例した電圧を出力する測光回路にも同様に適用で
きる。

［発明の幼果］ 以上のように本発明によれば、複数の光電変換素子の出
力を測光回路にて取り出し、その出力を時系列に選択し
て複数のＡ／Ｄ変換器でＡ／Ｄ変換するものにあって、
各光電変換素子のＡ／Ｄ変換が−通り終了してから出力
用のラッチへデータをラッチするようにしているので、
時間のロスなしに新しいデータに更新していくことがで
き、また、制御用のマイコン等は任意のタイミングでデ
ータの読み出しにいけばよく、したがって、シリアルに
データを取り出すときの能率が良く、ひいてはプログラ
ム等に制約を受けることもなくなる。

【図面の簡単な説明】

第１図は測光のための光学系の構成図、第２図は測光素
子の構成図、第３図は本発明の実施例による多分割測光
装置の全体回路図、第４図は同装置における二重積分回
路の回路図、第５図はカウンタおよびラッチ回路部分の
構成図、第６図はシフトレジスタの構成図、第７図は電
源応答回路の構成図、第８図は二重積分動作を説明する
電圧波形図、第９図はシリアルデータ伝送を示す信号波
形図、第１０図（Ａ）（Ｂ）はそれぞれ本発明の作用を
示すための説明図である。 ８．９，１０．１１　（Ｓｔ、Ｓ２．Ｓ３．Ｓ４）・・
・測光素子（光電変換素子）、１２．１３．１４゜１５
・・・対数圧縮回路（測光回路）、１７，１８゜１９．
２０・・・選択回路、２１．２２・・・二重積分回路＜
Ａ／Ｄ変換器）、２５・・・カウンタ、２６〜２９・・
・第１のラッチ回路群、３０〜３３・・・第２のラッチ
回路群。 出願人　　　　　ミノルタカメラ株式会社代理人　　　
　　弁理士　板　谷　康　夫第１図 第４図

Claims (1)

【特許請求の範囲】
1. （１）複数の光電変換素子の出力を時系列にＡ／Ｄ変換
   するＡ／Ｄ変換器を備えた多分割測光装置において、 各光電変換素子の出力に対応する信号を出力する複数の
   測光回路を有し、かつ上記Ａ／Ｄ変換器は、上記複数の
   測光回路の出力を時系列的に選択してＡ／Ｄ変換するよ
   う構成され、上記各光電変換素子に対応したＡ／Ｄ変換
   器の出力を一時的にラッチする第１のラッチ回路群と、
   上記第１のラッチ回路群のデータをラッチする第２のラ
   ッチ回路群とを有し、上記各光電変換素子のＡ／Ｄ変換
   が全て終了したときに上記第１のラッチ回路群のデータ
   を第２のラッチ回路群へラッチするようにしたことを特
   徴とする多分割測光装置。