JPH01288732A - 多分割測光回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、商用電源周波数で動作する照明手段のもとで
測光を行う多分割測光装置に関する。

［従来の技術］ 従来から、測光装置として受光（測光）素子の出力を二
重積分方式にてＡ／Ｄ変換して測光するものがあるが、
商用電源周波数で動作する照明手段、特に蛍光灯下での
測光は、ＡＣ光源のフリッカ−の影響を除くために、Ａ
Ｃ電源の周波数である１２０Ｈｚと１００Ｈｚの公約数
の周波数で、測光積分を繰り返していた。しかしながら
、より正確な測光のために、複数の測光素子を使って、
その出力を時系列的にＡ／Ｄ変換して、多分割測光を行
おうとすると、従来の方式では繰り返し周期が長くなり
、短時間での測光には適当でない。

なお、二重積分Ａ／Ｄ変換において、測光値に基づく電
流で積分する時間をｌ０ｍ５の整数倍とした装置がある
（例えば本国特許４，０５７，８０９号）、ところが、
この装置は５０Ｈｚのみに対応していて、６０Ｈｚには
対応していない。

また、商用光源のフリッカ−の周期分の間に繰り返しＡ
／Ｄ変換して、その値の加算値もしくは平均値をとるも
のがあるが（例えば特開昭６２−７５３２４公報）　、
Ａ／Ｄ変換として二重積分方式でないため、ノイズ（雑
音）などにより影響を受ける傾向が強い。

また、４Ｈｚの周波数でＡ／Ｄ変換を繰り返すものが知
られているが、１回毎の間隔があきすぎていて多分割測
定には対応し得ない。

［発明が解決しようとする課題〕 本発明は、上記問題に対処するもので、蛍光灯などの商
用電源光源のフリッカ−の影響を、特に５０Ｈｚ、６０
Ｈｚに拘わらず除去して、しかむ最小の時間で正確な測
光を行うことができる多分割測光回路を提供することを
目的とする。

［課題を解決するための手段〕 本発明は、複数の測光素子の出力を時系列にＡ／Ｄ変換
する二重積分方式のＡ／Ｄ変換器を備えた多分割測光回
路において、上記Ａ／Ｄ変換器の積分時間を一つのＡＣ
光源のフリッカ−周期の整数倍とし、積分の繰り返し周
期を別のＡＣ光源のフリッカ−周期の整数倍としたもの
である。

［作用］ この構成によれば、５０Ｈｚ、６０Ｈｚの画商用電源に
対して、Ａ／Ｄ変換器の積分時間と積分の繰り返し周期
が的確にマツチングして、両電源についてＡ／Ｄ変換結
果に差がなくなり、短い時間で正しく測光することがで
きる。

［実施例］ 第１図はカメラなどに通常用いられる光学系の構成例を
示し、第２図は測光のための受光部の構成例を示す。こ
れらの図において、１は投影レンズ、２はクイックリタ
ーンミラー、３は焦点板、４はペンタプリブム、５は結
像レンズ、６は受光部、７は像面であり、被写体からの
光は図示矢印のごとく受光部６へ入射される。受光部６
には円環状に複数（ここでは４個）の光電変換素子とし
てのフォトダイオードなどでなる測光素子８１〜Ｓ４が
配されている。ここに、測光素子８１〜Ｓ４の面積は８
１＞３２＞Ｓ３＞３４とされている。

第３図は多分割測光回路の全体回路構成を示し、第４図
〜第７図はそれぞれ各部の詳細回路構成を示す。

まず、第３図において、８〜１１は上述の８１〜Ｓ４な
る測光素子、１２〜１５は各測光素子の出力を対数圧縮
する対数圧縮回路、１６は電源応答回路、１７．１８は
上記対数圧縮回路１２〜１５の各出力Ｖ１またはＶ２．
Ｖ３またはｖ４のいずれかをそれぞれ選択する選択回路
、１９．２０は上記選択回路１７．１８の各出力Ｖ５．
Ｖ６と第１の基準電圧ＶＡのいずれかを選択する選択回
路、２１．２２は上記選択回路１９．２０の各出力Ｖ７
．Ｖ８と第２の基準電圧ＶＢなどを入力とした二重積分
口Ｒ（詳細は第４図により説明）で、Ａ／Ｄ変換器の主
体となるものである。なお、電源応答回路は１６の詳細
は第７図に示してあり、この回路は、測光回路に電源供
給を開始してから測光回路の出力が安定するまでの時間
を短縮するために、受光素子の寄生容量に蓄積される電
荷を放電する回路である。

２３はクロック信号を発生する発振回路、２４はタイミ
ング制御回路、２５は８ビツトカウンタ、２６〜２９お
よび３０〜３３は８ビツトのラッチ、（この詳細は第５
図）、３４〜３７はＡＮＤ回路、３８はパラレル信号を
シリアルに変換するシリアルシフトレジスタ（この詳細
は第６図）、３９はシリアル制御回路、５５はＡＮＤ回
路、５８はインバータである。そして、上記選択回路１
７．１８は、タイミング制御回路２４のＣ出力が「Ｌ」
のとき出力Ｖ１．．Ｖ３を選択し、ｒ　Ｈ、のとき出力
Ｖ２．Ｖ４をそれぞれ選択する。また、選択回路１９．
２０は、それぞれ、ｄ出力が「１−」のとき出力Ｖ５．
Ｖ６を選択し、ｒＨ，のときＶＡを選択する。

二重積分回路２１．２２は、第４図（両者は同等である
ので一方のみを示している）に示すように、ＯＰアンプ
４０、コンパレータ４１、アナログスイッチ４２，４３
、定電流源ＩＡ、抵抗４５゜４６．４７、コンデンサ４
８．ＮＡＮＤＡＮＤ回路５０、インバータ５１、ワンシ
ョットパルス発生回路５２、ＮＯＲ回路５３からなる。

そして、充・放電の時定数を決める抵抗４７の抵抗値を
ＲＡ、コンデンサ４８の容量値をＣＡとしている。

上記アナログスイッチ４３、定電流源４４および抵抗４
５（この抵抗値をＲＢとする）はヒステリシス回路を構
成している。いま、ｄ入力が「し」ではインバータ５１
の出力ｇは「Ｉ、」に固定され、ｄ入力がｒＨ」でコン
パレータ４１の出力ｆがｒ　１．．１となったどき、出
力ｇは「１１」となる。そこで、コンパレータ４１の出
力ｆがｒＨ，−ヤ「Ｌ」、インバータ５１の出力ｇがｒ
ｌ、、−、ｒＨ，となったところで、ＮＯＲ回路５３の
出力が「】Ｉ」となり、アナログスイッチ４３がＯＮす
る。これによってＯＰアンプ４０の出力から抵抗４５を
通して定電流ＩＡが定電流源４４によって引かれる。

同時にアナログスイッチ４２がＯＮとなり、コンデンサ
４８は短絡される。この状態でＯＰアンプ４０の出力Ｖ
９は正入力の電圧ＶＢと等しくなる。

コンパレータ４１の十入力は（ＶＢ−Ｒ８Ｘ　ＩＡ）、
−人力はＶＢとなり、したがって、その出力ｆは「Ｌ」
に固定される。

次に、カウンタ２５、ラッチ２６および３０について第
５図により説明する。カウンタ２５のＣＰ、ＣＬには発
振回路２３のＣ出力、タイミング制御回路２４のｂ出力
が入力され、ＣＬがｒＨＪで全出力ＱＯ〜Ｑ７が「Ｌ」
となり、ＣＬが「Ｌ」の状態でＣＰに入力されるパルス
の立上りをカウントアツプする。８ビツトラヅチ２６は
、ＬＯ〜Ｌ７の入力パルスの立上りでＤＯ〜Ｄ　’７の
データをラッチして、それを反転してＱＯ〜Ｑ７出力よ
り、ライン１　（０）〜１　（７）へ出力する。なお、
Ｄｏ〜Ｄ７のデータはカウンタ２５の出力ラインｋ（０
）〜ｋ（７）により入力されるものであるっよな、ＬＯ
〜Ｌ７にはアンド回路３４の出力が入力されており、こ
のＡＮＤ回路３４には二重積分回路２１の出力りとタイ
ミング制御回路２４のＣ出力のインバータ出力が入力さ
れている。

８ビヅトラッチ３０は、タイミング制御回路２４のｅ出
力パルスの立上りでＤＯ〜Ｄ７のデータをラッチし、Ｑ
Ｏ〜Ｑ７に出力し、３ステートバッファＢＯ〜Ｂ７ヘデ
ータを与える。このバッファＢＯ〜Ｂ７はシリアル制御
回路３９のＬ１出力のｒＨ，で上記データをｐ（０）〜
ｐ（７）より出力する。

なお、ラッチ２７．３１も上記と同様の構成で並列的に
設けられ、さらに、ラッチ２８．３２およびラッチ２９
．３３も同様の関係で設けられている。

次に、パラレル変換シリアルシフトレジスタ３８につい
て第６図により説明する。同レジスタ３８のシフトレジ
スタ５６には、出力ラインＬを連して上記ラッチ３０〜
３３のＰ（０）〜ρ（７）。

ｑ（０）〜ｑ　（７）　、　ｒ　（０）〜ｒ（７）、お
よび５（０）〜５（７）がＰＩＯ〜ＰＩ７に入力され、
またｐ　／’　ｓ端子にシリアル制御回路３９のμ出力
が、ＣＰ端子にＡＮＤ＠路５５路用５が入力され、ＳＯ
比出力３ステートバツフア５７を通して５ｏｕｔ出力と
なる。また、ＡＮＤ回路５５には信号Ｃ３，ＳＣＫが与
えられ、バッファ５７には信号Ｃ８が与えられている。

そして、μ出力がｒ　Ｈノのとき、ＣＰ端子の「し」−
→ｒ　Ｈ、でＰＩＯ−′−ＰＩ７のデータがラッチされ
、ＳＯにＰＩＯのデータが出力される。一方、μがｒ　
Ｌ　Ｊのとき、ＳＣＫパルスの立上りでデータはシフト
され、順次、ＳＯより出力される。なお、ｃｓがｒＨ」
のときは、バッファ５７は出力イネーブルとなる。

また、電源応答回路１６は多分割測光で測光出力をモニ
ターして電源応答をかけるもので、第７図に示すように
、出力ｖ１．ｖ４のモニター電圧および基準電圧ＶＣが
入力されたコンパレータＣＭ　Ｐと４つの放電用トラン
ジスタよりなり、対数圧縮回路１２〜１５の全てに対し
７て、その帰還回路の容量に溜まった電荷を放電する機
能を持つ。

このように電源応答をかけるためにモニターする測光素
子は低輝度限界の決まる最大面積のものと、最も出力の
低い最少面積のものの少なくとも一方とすればよい。

第８図は二重積分動作による各部の電圧波形を示す。カ
メラなどにおけるレリーズ釦の半押しで発振回路２３が
発振し、国外の制御回路から測光開始信号ＬＳＴＲＴの
’Ｈ」＝ｒＬ」でもって測光が開始される。このタイミ
ングでタイミング制御回路２４のＣ出力はｒ　ＨＪ　−
）　ｒ　ｌ−７」、出力ｖ７は■５レベル、コンパレー
タ４１の出力ｆは「Ｌ」→「Ｈ」、出力ｇはｒＨ，→「
Ｌ」で、二重積分の充電が開始されＯＰアンプ４ｏの出
力Ｖ９のレベルは上昇してゆく。このとき、アナログス
イッチ４２．４３はオープンしている。また、Ｃ出力は
「Ｌ」であり、選択回路１７．１８は出力ｖ１゜ＶＢを
それぞれ選択し、したがって出力Ｖ５　（Ｖ６）はＶｌ
　（ＶＢ）レベルつまり、測光素子８１（Ｓ３）の測光
値をＡ／Ｄ変換したレベルにある。

この充電時間Ｔ１は、本発明では商用電源との対応で１
２０Ｈｚ（１／１２ＯＳ＝８．３３ｍ５）としており、
この時間の経過時にｄ出力は「Ｌ」→ｒＨ，となり、ｂ
出力でもって８ビツトカウンタ２５のリセットを解除し
、以降、カウンタ２５は放電時間を計時することになる
。また、ｄ出力でもって、出力ｖ７はＶＡレベルに切換
えられ、放電が開始することになる。

そして、充電終了時の出力Ｖ９の上昇電圧Ｖ、およびｖ
９がＶＢレベルに達するまでの放電時間は次式で表わさ
れる。

Ｖ−■Ｂ−Ｖ５ＴＩ ＣＡ　−ＲＡ ＝ｖＡ−■ＢＴ２ ＣＡ−ＲＡ （ただし　ＶＡ＞ＶＢ≧Ｖ５） １′２＝ムｌ二■二ＴＩ ＣＡ−ＶＢ ｖ９の電圧レベルがＶＢレベルに達した時点で放電は終
了し、このタイミングでコンパレータ４１の出力ｆは反
転し、出力ｇは「Ｌ」→ｒＨ，となり、これによりワン
ショットパルス発生回路５２でもって出力りにパルスが
出力される。ここに、Ｃ出力は「Ｌ」状態でＡＮＤ回路
３４のゲートは開いているので、出力りのｒＨ，でカウ
ンタＩ５の値がラッチ２６にラッチされる。このカウン
タ２５の内容はＴ２を示す。

その後、Ｃ出力が「Ｈ」状態となり、選択回路１７．１
８は出力Ｖ２．Ｖ４を選択し、出力■５（Ｖ６）はＶ２
（Ｖ４）レベルつまり、測光素子３２　（３４）の測光
値をＡ／Ｄ変換するレベルにある。

次いで、本発明では積分の繰り遅し、つまり、Ａ／Ｄ変
換開始の周期を１００Ｈｚ（１／１００１００５＝１０
の倍数に合わせ、先の積分開始時点から２０ｍ５後に、
ｄ出力をｒ　）（」−＋　ｒ　ｌ、　Ｊとする。この時
点から、積分を開始し以下上述と同様に動作する。

このようにして、全部の測光素子についてのＡ／Ｄ変換
の終了で、Ｃ出力にパルスが発せられ、またＬＥＮＤ信
号はｒ　ｌ、　、となり、第１のラッチ群２６，２７，
２８．２９より第２のラッチ群３０．３１，３２．３３
へ同時にデータをラッチし、以降、データをシリアルラ
インによって図外の制御回路へ伝送する。

このデータ伝送を第９図に示す。ｃｓ倍信号ｒＨ，状態
になることでシリアルラインとして測光が選択され、μ
出力、ｔ１出カがｒ　ｌ−Ｉ　Ｊとなり、Ｓ　ｏ　ｕ　
ｔ、の出力はイネーブルとなる。ｔｌのｒＨ。

状態の期間にはラッチ３ｏのデータがラインＬ上に現れ
る。そこで、ＳＣＫパルスの最初の立ち上がりでライン
Ｌ上のデータｐ（０）〜ｐ（７）がシフトレジスタ３８
にラッチされ、５ｏｕｔにはｐ（０）が現れる。ＳＣＫ
パルスの立ち上がりでμ出力は「Ｌ」となり、シフトレ
ジスタ３８はシフトモードになる。この状態でＳＣＫの
パルスの立ち上がり毎にｐ　（１）、　ｐ　（２）、・
・・、ρ（７）の順に５ｏｕｔから出力される。ＳＣＫ
パルスが８ビット分入力されると、再びμ出力がｒ　Ｈ
、になり、また、ｔｌが「Ｌ」になり、ｔ２がｒＨ。

になる、この状態では、ラッチ３１のデータがラインＬ
上に現れ、以後、同様にデータがＳ　ｏ　ｕ　ｔ。

から出力される。このようにして、ラッチ３３までのデ
ータが５ｏｕｔより出力される。

このようにして、測光素子Ｓｌ、Ｓ２，３３゜Ｓ４のＡ
／Ｄ変換出力が順次、求まる。

上記実施例では、積分時間を１．２０　Ｈｚに、繰り返
し周期を１００Ｈｚに対応させたが、これに限られず、
積分時間を１００Ｈｚに、繰り返し周期を１２０Ｈｚと
してもよく、要は、積分時間を５０Ｈｚまたは６０Ｈｚ
のいずれか一方のＡＣ光源のフリッカ−周期の整数倍と
し、繰り返し周期を他方のＡＣ光源のフリッカ−周期の
整数倍とすればよい。

以下にその理由を第１０図に基き述べる。

同図（Ａ）は上記実施例の場合で、同図（Ｂ）は積分時
間を１００　Ｈｚに、繰り返し周期を１２０１−ｆ　ｚ
に合わせた場合であるや第１０図（Ａ）に示す前者の場
合、積分時間が８．３３ｍ５、−周期が２０ｍ５であり
、フリ７力−周期１２０Ｈｚの人工光源下での測光出力
は斜線部Ａｉ、Ａ２となり、積分時間がフリッカ−の一
周期分になるので、Ａ１＝Ａ２となり、測光素子を時系
列に切換えてもＡ／Ｄ変換結果に差は生じない、また、
フリッカ−周期１００Ｈｚの人工光源下での測光出力に
ついては、積分時間がフリヅカーの一周期分とはならな
いが、同じ部分を積分するので、Ａ３＝Ａ４となり、前
述と同様にＡ／Ｄ変換結果に差は生じない。

また、第１０図（Ｂ）に示す後者の場合は、積分時間が
１０　ｍ　Ｓ、−周期が２５ｍ５であり、フリッカ−周
期１００Ｈｚの人工光源下ではフリッカ−の一周期分を
積分するのでＡ５＝Ａ６となり、フリッカーー周期１２
０Ｈｚの人工光源下では同じ部分を積分するのでＡ７＝
Ａ８となり、前述同様に、Ａ／Ｄ変換結果に差はない。

［発明の効果コ 以上のように本発明によれば、二重積分方式のＡ／Ｄ変
換を用いて多分割測光を行う場合に、商用電源５０Ｈｚ
、６０Ｈｚにかかわらず蛍光灯などのフリッカ−の影響
を除外して、全ての測光素子のＡ／Ｄ変換を、短時間に
、かつ正確に行なうことができるものである。

【図面の簡単な説明】

第１図は測光のための光学系の構成図、第２図は測光素
子の構成図、第３図は本発明の実施例による多分割測光
回路の全体回路図、第４図は同回路における二重積分回
路の回路図、第５図はカウンタおよびラッチ回路部分の
構成図、第６図はシフトレジスタの構成図、第７図は電
源応答回路の構成図、第８図は二重積分動作を説明する
電圧波形図、第９図はシリアルデータ伝送を示す信号波
形図、第１０図（Ａ）（Ｂ）はそれぞれ本発明の作用を
示すための説明図である。 ８．９．１０．１１・・・測光素子、２１．２２・・・
二重積分回路、２５・・・カウンタ、２６〜２９．３０
〜３３・・・ラッチ、３８・・・シフトレジスタ。 出願人　　　　　ミノルタカメラ株式会社代理人　　　
　　弁理士　板　谷　康　夫第１図 第４図 １１６　　図 ５口 第７図 Ｌ−一一一一づよ−」

Claims (1)

【特許請求の範囲】
1. （１）複数の測光素子の出力を時系列にＡ／Ｄ変換する
   二重積分方式のＡ／Ｄ変換器を備えた多分割測光回路に
   おいて、 上記Ａ／Ｄ変換器の積分時間を一つのＡＣ光源のフリッ
   カー周期の整数倍とし、積分の繰り返し周期を別のＡＣ
   光源のフリッカー周期の整数倍としたことを特徴とする
   多分割測光回路。