JPH0128398B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデジタル方式により楽音を発生させる
デジタル電子楽器に関し、とくに楽音周波数とは
非同期の速度で波形計算回路によつて波形を計算
しその波形データを第１の記憶回路に記憶させ、
その後その波形データを第２の記憶回路に高速で
移し楽音を発生させる電子楽器に関するものであ
る。 最近のデジタル波形発生方式としてラルフ・ド
イツチエの発明に係る特開昭52―27621号におい
て、楽音に変換される波形データを供給するため
に、計算サイクルと伝達（または転送）サイクル
が繰り返しかつ独立的に行なわれるようにし、該
計算サイクルの期間に記憶回路に記憶させた高調
波係数の組を使用し、離散的フーリエ演算を行な
うことによつて主データの組が作られる。その計
算速度は楽音周波数と無関係な速い速度で行なわ
れる。計算サイクルに続いて伝達サイクルが始ま
り、主データの組を読出し書込みメモリに伝達す
る。これらのメモリに対する伝達は同期ビツトの
検出により始められるが、これは主クロツク周波
数とは非同期の周波数・Ｎのクロツクによりタ
イミングがとられる。ここでは１つのメモリに
割り当てられた特定の楽音周波数を示し、Ｎはデ
ータセツトのワード数とし、楽音波形の高調波最
大次数の２倍以上の値をとる。 この方式における伝達サイクル時間は一意的に
その特定の楽音周波数と同期ビツトの検出時間に
よつて決定される。 楽音周波数の伝達時間は１／N×Ｎ＝１／を要 し、同期ビツトの検出時間も最大で楽音周波数の
伝達時間とほぼ同等である。いま、一つの計算装
置を有し、その計算時間を無視したとしても低音
部平均周波数＝100Hzの場合10鍵分の伝達サイ
クルに要する時間は伝達時間と同期ビツト検出時
間より成り、最大で１／100×10×２＝200ミリ秒を 要し、最小でも100ミリ秒必要である。このため
多数の音が同時に発音される場合各音の遅れ時間
が十分感知され耳ざわりとなる。また波形が時間
的に変化するシンセサイズ効果たとえばエンベロ
ープによる時間的波形変化、ワウ効果等において
その期待される効果が得られないばかりでなく却
つて耳ざわりとなる欠点を有する。 本発明は上述の欠点を除去するもので、その目
的は計算されたデータ波形を十分高速で伝達して
記憶し、同時発音または時間的波形変化に対し良
い楽音効果を得る電子楽器を提供することであ
る。 前記目的を達成するため、本発明の電子楽器は
計算サイクルにおいて計算された2ⁿワードの波形
データを記憶し、伝達サイクルにおいて読出す第
１の記憶回路９と、 該第１の記憶回路から読出された前記波形デー
タを記憶し、楽音波形として読出す第２の記憶回
路１１，２１と、 該第２の記憶回路から読出された波形データを
１ワードずつラツチするラツチ回路１３，２３
と、 該ラツチ回路から出力された波形データにエン
ベロープ情報を乗算しサウンドシステムへ導く乗
算回路１５，２５と、 計算サイクルにおいて前記計算された2ⁿワード
の波形データを高速に前記第１の記憶回路に書込
み、伝達サイクルにおいて前記第１の記憶回路の
波形データを×2ⁿ・2^m（は楽音周波数、ｍ＝
１，２，３，…，ｎ−１，ｎ）にて読出す第１の
制御手段１０と、 定期的に×2ⁿのクロツクにて前記第２の記憶
回路の波形データを読出し、伝達サイクルにおい
て前記第１の制御手段のクロツクによつて第１の
記憶回路の波形データを第２の記憶回路へ書込む
第２の制御手段１２，２２と、からなり、 前記伝達サイクルは第２の制御手段が第２の記
憶回路から１ワードの波形データを読出したのち
に開始し、次の波形データを読出すまでに終了す
ることを特徴とするものである。 以下本発明を実施例につき詳述する。 第１図は本発明の実施例の構成を示す説明図で
ある。計算サイクルにおいては、波形データは楽
音周波数とは非同期に離散的フーリエ演算を行な
い、波形データは Zn＝_W 〓^q=1 Cqsinπ×Ｎ×ｑ／Ｗ (1) ｑ＝１，２，…，Ｗ（高調波の次数） Ｎ＝１，２，…，2W（メインレジスタのワ
ード数） Zn＝Ｎワードにおける計算された振幅値 により演算してメインレジスタ９に記憶する。こ
の場合高周波次数として第１次〜第32次のデータ
が計算され、メインレジスタ９に記憶される。こ
の計算サイクルを実現するため、マスタクロツク
発生器１からのクロツクを入力する主制御回路２
の制御の下に、正弦波アドレス制御回路４でアド
レス制御される正弦波関数表３から正弦波sin
π・Ｎ・ｑ／Ｗを高調波乗算器５に入れ、高調波係 数メモリアドレス制御回路７でアドレス制御され
た高調波係数メモリ回路６からの係数Cqと乗算
され、出力Cq・sinπ・Ｎ・ｑ／Ｗを得る。Ｗ＝１ 〜32に対する出力を累算器８に入れて累算し式(1)
が求められる。この結果が同様にメインレジスタ
アドレス制御回路１０でアドレス制御されたメイ
ンレジスタ９に記憶される。 計算サイクルが終了すると次に伝達サイクルに
移行する。伝達サイクルにおいては、各チヤンネ
ルNo.１，No.２，…等のチヤンネルレジスタ１１，
２１，…等はそれぞれチヤンネルアドレス制御回
路１２，２２，…等によりアドレス制御され、鍵
盤回路４０の押鍵に対応して発生するノートクロ
ツク発生器５０からのクロツクを受け、Ｎ・な
るノートクロツクで各々読出されている。チヤン
ネルレジスタ１１，２１，…等の出力データは
Ｎ・ノートクロツクに同期してラツチ回路１
２，２３，…等でラツチされ、次のチヤンネルレ
ジスタのワードに変化するまでのアドレスの間ラ
ツチされる。以後ワードが変化する毎にデータが
ラツチされる。ここでは発音する楽音周波数で
あり、各チヤンネルにより異なる。 伝達サイクルにおいては、チヤンネルレジスタ
１１等からデータが読出されラツチしている間
に、メインレジスタ９の内容を高速クロツクによ
つて一括してチヤンネル選択回路３０によつて選
択されたチヤンネルレジスタ１１等に伝達し、伝
達サイクルを終了する。以後同様にしてメインレ
ジスタ９の内容はチヤンネル選択回路３０によつ
て選択され、チヤンネルレジスタ１１，２１，…
等に伝達される。次にチヤンネルレジスタ１１，
２１，…等の出力はラツチ回路１３，２３，…等
にラツチされた後、それぞれＤ／Ａ変換器１４，
２４，…等によりアナログ信号に変換された後、
乗算器１５，２５，…等においてエンベロープ発
生器６０からの立上り、立下り、サステイン，リ
リース等のエンベロープが付加され、各チヤンネ
ルが合成されてサウンドシステム７０に入力され
る。 以下第１図の構成につき動作を含め詳細な説明
を行なう。 計算サイクルが開始すると、主制御回路２のク
ロツク制御により正弦波アドレス制御回路４，高
調波係数メモリアドレス制御回路７，およびメイ
ンレジスタアドレス制御回路１０がリセツトされ
初期状態となる。次に主制御回路２よりクロツク
を受けて正弦波アドレス制御回路４によつて正弦
波関数表３より高調波を第１次〜第32次まで順次
読出す。 第２図は第１図の正弦波アドレス制御回路４の
具体回路例を示す。同図において、４―１は高調
波カウンタ、４―２はアドレスカウンタを示し、
実施例では高調波カウンタ４―１は32進カウン
タ、アドレスカウンタ４―２は64進カウンタによ
つて構成されている。そして、主制御回路２より
クロツクを入力した高調波カウンタ４―１がアド
レスカウンタ４―２と直列に接続され64の各アド
レスカウント数（Ｎ）に対し第１次から第32次の
高調波カウント数（ｑ）の組合せが乗算器４―３
で乗算され、正弦波関数表３より正弦波アドレス
が読出され、高

【表】

【表】 調波乗算器５に入力する。また高調波カウンタ
４―１の出力を分岐して高調波係数メモリアドレ
ス制御回路７に送られ、アドレスカウンタ４―２
の出力を分岐してメインレジスタアドレス制御回
路１０に送られる。 第１表は高調波カウンタ４―１の計数値（ｑ）
とアドレスカウンタ４―２の計数値（Ｎ）と、こ
れを乗算した正弦波関数表３のアドレスおよび高
調波乗算器５の出力を示したものである。 前述により、正弦波関数表３から読出された各
高調波が順次高調波乗算器５に入力される一方、
対応する他の入力として高調波係数Cqが高調波
係数メモリ６より高調波係数メモリアドレス制御
回路７の制御の下に読出され入力される。 第３図は第１図の高調波係数メモリ回路６およ
び高調波係数メモリアドレス制御回路７の具体回
路例を示す。 同図において、高調波係数メモリアドレス制御
回路７は主制御回路２より制御パルス（リセツト
パルス）を受けリセツトされ初期状態となる。 次に、高調波係数メモリ回路６に含まれる各高
調波係数メモリ（＃１）６―１―１〜（＃Ｍ）６
―１―Ｍの各アドレスは正弦波アドレス制御回路
４内の高調波カウンタ４―１の出力を受けてアド
レスされ、このアドレスに従つて高調波係数メモ
リ（＃１）６―１―１〜（＃Ｍ）６―１―Ｍに記
憶された高調波係数が出力される。 高調波係数メモリ（＃１）６―１―１〜
（＃Ｍ）６―１―Ｍの出力は正弦波アドレス制御
回路４内のアドレスカウンタ４―２の最終段出力
を入力とし、高調波係数メモリアドレス制御回路
７のカウンタ７―２を経て、デコーダ７―１の出
力によつてANDゲート群６―２―１〜６―２―
Ｍにより順次選択される。ANDゲート群６―２
―１〜６―２―Ｍの出力はタブレツトまたはスト
ツプのオンオフ状態により通過または禁止するた
めのANDゲート群６―３―１〜６―３―Ｍに入
力され制御が行なわれる。これらの出力がOR回
路６―４を通して正弦波関数表３より読出される
高調波に同期して高調波係数Cqが出力され、高
調波乗算器５へそれぞれ入力され高調波と乗算さ
れる。高調波乗算器５によつて乗算された出力
Cq・sinπ・Ｎ・ｑ／Ｗは次に累算器８に入力され る。 累算器８はメインレジスタ９の64の各アドレス
毎に高調波乗算器５より出力される第１次〜第32
次までの高調波を_W 〓^q=1 sinπ・Ｎ・ｑ／Ｗにより累算 する。 累算器８によつて第１次〜第32次までの高調波
が累算される毎にメインレジスタ９の第１アドレ
スから第64アドレスまで順次書込まれる。累算器
８からの信号_W 〓^q=1 sinπ・Ｎ・ｑ／Ｗをメインレジス タ９への書込みはメインレジスタアドレス制御回
路１０により制御が行なわれる。 第４図は第１図のメインレジスタアドレス制御
回路１０の具体回路例を示す。 同図に示すように、累算器８よりメインレジス
タ９への書込みは、主制御回路２よりの制御を受
けて計算サイクルにおいては信号ａが高レベルで
入力され、メインレジスタ９のＲ／Ｗ（読出し／
書込み）端子に入力され書込み状態となる。 一方信号ａはANDゲート群10―１のANDゲー
トに入力され、正弦波アドレス制御回路４よりの
アドレス信号を通過させ、ORゲート群10―２を
経てメインレジスタ９のアドレス信号となる。 このようにしてメインレジスタ９のすべてに波
形が書込まれると計算サイクルが終了する。 計算サイクルが終了すると、メインレジスタ９
の波形データをチヤンネルレジスタ１１，２１，
…等へ伝達するための伝達サイクルが開始され
る。伝達サイクルが開始されると、主制御回路２
の制御の下にチヤンネル選択回路３０によつてメ
インレジスタ９より伝達されるチヤンネルが指定
される。たとえばチヤンネルNo.１が指定されたと
する。（主制御回路２からの制御信号によつて各
チヤンネルNo.１，No.２，…No.12は周期的に指定さ
れる。）チヤンネルNo.１が指定されると、チヤン
ネルアドレス制御回路１２とチヤンネル選択回路
３０とにRSフリツプフロツプ10―４のＱ出力ｅ
が接続され、また後述するチヤンネルアドレス制
御回路１２内のデイレイ回路12―７の出力ｄ（転
送指令信号）がチヤンネル選択回路３０を経て
RSフリツプフロツプ10―４のＳ端子に入力され
る。 一方、メインレジスタ９のアドレス信号は第４
図のANDゲート群10―１によつて伝達サイクル
の間は主制御回路２よりの制御信号ａが低レベル
となり、正弦波アドレス制御回路４より出力され
たアドレス信号は阻止され、64進カウンタ10―５
の出力がANDゲート群10―３を通過し、ORゲー
ト10―２を経て入力される。 また、チヤンネルアドレス制御回路１２にはノ
ートクロツク発生器５０によつて押鍵に対応する
鍵盤の64（：音階周波数，チヤンネルレジスタ
のワード数64）のノートクロツクが割当てられ
る。 第５図は第１図のチヤンネルアドレス制御回路
１２の具体回路例を示す。第６図はその動作を示
すタイムチヤートである。以下第５図に従い第６
図を参照しつつ説明する。 第５図において、ノートクロツク発生器５０の
ノートクロツクを64進カウンタ12―４に入力し押
鍵されている間は常にカウントし、その出力はチ
ヤンネルレジスタ１１のアドレスとなる。この64
進カウンタ12―４から出力するチヤンネルレジス
タ１１のアドレスは第６図イに示される。第５図
において、64進カウンタ12―４の入力は分岐され
アドレス同期パルス発生器12―５によつて第６図
ロに示す同期パルスが発生する。このアドレス同
期パルス発生器12―５の出力はデイレイ回路12―
６を経て第６図ハに示すような遅延パルスとし、
ラツチ回路１３にラツチパルスとして供給され
る。 ラツチ回路１３では64進カウンタ12―４によつ
て読出されるチヤンネルレジスタ１１の波形デー
タをラツチし、64進カウンタ12―４からのアドレ
ス信号によつて読出される波形データを次のラツ
チパルスが来るまでラツチする。 この間、デイレイ回路12―６の出力の他方はデ
イレイ回路12―７を経て第６図ニに示す転送指令
信号ｄを発生する。 この転送指令信号ｄはチヤンネル選択回路３０
を経て、第４図に示すメインレジスタアドレス制
御回路１０内のRSフリツプフロツプ10―４をセ
ツト状態にする。RSフリツプフロツプ10―４の
Ｑ出力ｅは第６図ヘに示すように、チヤンネルレ
ジスタ１１を書込み状態とし、メインレジスタア
ドレス制御回路１０内の64進カウンタ10―５に主
制御回路２より高速クロツクを信号ｂとして入力
させる。伝達サイクルの間は64進カウンタ10―５
の各出力端子の出力のうち一方はANDゲート群
10―３およびORゲート10―２を経てメインレジ
スタ９のアドレスとして入力され、他方はチヤン
ネル選択回路３０によつて指定されるチヤンネル
アドレス制御回路１２，２２，…のいずれかへ送
られ、前述のANDゲート群12―１，ORゲート群
12―２を経てチヤンネルレジスタ１１のアドレス
端子に入力される。 この結果、メインレジスタ９のアドレスと同一
のアドレスがチヤンネル選択回路３０によつて指
定されたチヤンネルレジスタ１１に入力され、チ
ヤンネルレジスタ１１が書込み状態となつている
間に、高速にメインレジスタ９の内容をチヤンネ
ルレジスタ１１に伝達する。この場合のメインレ
ジスタ９の出力波形は第６図チで示される。チヤ
ンネルレジスタ１１への書込みが行なわれている
間は、書込みが行なわれる前にデイレイ回路12―
６から出力される第６図ハの出力によつて、チヤ
ンネルレジスタ１１が伝達サイクルによつて書き
換えられる以前のデータがラツチ回路１３によつ
てラツチされている。この第６図ハのラツチクロ
ツク信号のあい間には毎回伝達サイクルのための
タイムスロツトが設けられている。従つてチヤン
ネルレジスタはいつ伝達サイクルを受けても次の
ラツチクロツク信号の後でなんの不具合もなく波
形データを転送できる。第６図リはチヤンネルレ
ジスタ１１への書込みおよび読出し波形の１部と
してチの波形（チ，リに関しては実際にはデイジ
タル信号であるが便宜上アナログ波形で示す）が
構成されていることを示す。このようにして、ラ
ツチ回路１３によつてラツチされている間にメイ
ンレジスタ９の内容がチヤンネル選択回路３０に
よつて指定されたチヤンネルのチヤンネルレジス
タ１１への高速伝達が終了する。 伝達の終了と同時に第４図のデイレイ回路10―
９が動作し、RSフリツプフロツプ10―４をリセ
ツトするとともにデイレス回路10―11が動作して
第６図トに示す伝達サイクル完了パルスを発生す
る。 この結果、ラツチ回路１３の出力には伝達のた
めの不自然性は全く生じないで伝達が行なわれ
る。このようにしてチヤンネルNo.１の伝達が終了
すると伝達サイクルが終了し、次の計算サイクル
が開始され計算サイクルが終了すると、次のチヤ
ンネルたとえばチヤンネルNo.２を指定して同様の
伝達サイクルが開始される。以後繰返し、各チヤ
ンネルについて計算サイクルおよび伝達サイクル
が行なわれる。 上述の実施例においてはチヤンネルレジスタの
たとえば64のアドレスの１つを指定しその内容を
ラツチし、その間にメインレジスタの内容を一括
して高速にチヤンネルレジスタに伝達するもので
ある。この場合の高速クロツクとしては×Ｎ×
Ｎ程度の周波数が必要であり、たとえば＝2K
Hz，Ｎ＝64とすれば約8MHzが必要となる。 しかし、このような高い周波数の処理は困難で
あるから、この周波数をたとえば1MHz以下に限
定するために高速伝達を分割して行なう方式が考
えられる。すなわち８分割すれば1MHzのクロツ
クでよいし、16分割すれば500KHzで十分であり、
回路の処理が容易となることは明らかである。別
な表現をすれば、波形データのワード数Ｎが通常
2ⁿ（ｎ：整数）であることから、前述の実施例に
おいては×2ⁿ×2ⁿの周波数が要求されたのに対
し、後述の実施例においては×2ⁿ×2^m（ｍ＝１，
２，３，…，ｎ―１，ｎ）の周波数で良いことに
なる。 以下、伝達サイクルにおいて分割して伝達する
方法を前述した第４図と第５図に従い、第７図の
タイムチヤートを参照しつつ説明する。 メインレジスタの内容をチヤンネルレジスタに
伝達するに当り、チヤンネル選択回路３０によつ
て伝達されるべきチヤンネルが指定され、64進カ
ウンタ10―５の出力を分岐し、一方の出力はメイ
ンレジスタ９のアドレスとして供給され、他方の
出力は指定されたチヤンネルアドレス制御回路１
２，２２，…等を経てチヤンネルレジスタ１１，
２１，…等に供給されている。さらに上述の分割
方法を適用するため、もう一方の出力が分岐され
ANDゲート群10―６に入力され、それぞれの出
力がセレクタ10―７に入力される。 セレクタ10―７では鍵盤回路４０より指定され
たチヤンネルのオクターブコード等のキー情報が
入力され、ANDゲート群10―６からの信号を選
択する。ANDゲート群10―６は64進カウンタ10
―５の分周出力の最初の２出力をANDゲート10
―６―１に入れその出力と次の分周出力をAND
ゲート10―６―２に入れるというようにANDゲ
ート10―６―５まで接続され、各ANDゲート10
―６―１〜10―６―５の出力をセレクタ10―７に
入力したものである。この構成により

【表】 が発生する。 次にセレクタ10―７はオクターブコードを入力
して下記に示すようにANDゲート10―６の出力
を選択する。

【表】 従つて、伝達の分割の回数は下記に示すように
なる。

【表】 たとえば、C₄〜B₄のアドレスが選択されると、
64進カウンタ10―５によりメインレジスタ９の内
容が２分割され、まずチヤンネルレジスタ１１に
32アドレスが前実施例と同様にして書込まれる。
この状態は第７図イ，ロ，ハ，ニ，ホを経て同図
チの書込み（）信号およびこれに対応する同図
リのメインレジスタ９の出力波形（）と同図ヌ
のチヤンネルレジスタ１１への書込みおよび読出
し波形（実際にはデイジタル信号であるが便宜上
アナログ波形で示す）で示される。 次に、セレクタ10―７によりANDゲート10―
６―４が選択され、32アドレス毎の１パルスが選
択され、ANDゲート10―８を経てデイレイ回路
10―９により書込み終了パルスを発生し、第７図
ヘに示す伝達中断パルスとしてRSフリツプフロ
ツプ10―４をリセツトする。これにより、メイン
レジスタ９よりチヤンネルレジスタ１１への書込
みのための伝達を一旦停止する。これとともに、
チヤンネルレジスタ１１のアドレス信号を第５図
に示すチヤンネルアドレス制御回路１２内の64進
カウンタ12―４に切換え、64進カウンタ12―４の
出力によつて次のアドレスに進むまでメインレジ
スタ９からチヤンネルレジスタ１１への伝達を停
止し続ける。64進カウンタ12―４の出力が１つ進
むと、アドレス同期パルス発生器12―５により第
７図ロに示すアドレス同期パルスが発生し、同図
ハに示すデイレイ回路12―６の出力によりラツチ
回路１３のラツチパルスが発生し、チヤンネルレ
ジスタ１１の出力をラツチ回路１３からのラツチ
パルスによりラツチする。 チヤンネルレジスタ１１の出力のラツチが終了
すると、第７図ニに示すデイレイ回路12―７の出
力ｄにより第４図のRSフリツプフロツプ10―４
が再びセツトされる。 RSフリツプフロツプ10―４がセツト状態とな
ると、チヤンネルレジスタ１１が信号ｅによつて
書込み状態となる。この状態は第７図チの書込み
（）で示される。 一方、64進カウンタ10―５は32アドレスのとこ
ろで停止し続け、RSフリツプフロツプ10―４が
セツト状態となるとカウント状態となり、主制御
回路２よりのクロツクｂを受けて、メインレジス
タ９の32〜64アドレスの内容をチヤンネルレジス
タの33〜64アドレスに前述と同様の方法で伝達す
る。この状態は第７図チの書込み（）信号およ
びこれに対応する同図リのメインレジスタ９の出
力波形（）と同図ヌのチヤンネルレジスタ１１
への書込みおよび読出し波形で示される。64アド
レスまで伝達するとANDゲート10―６―５の出
力がANDゲート10―10を通過して、デイレイ回
路10―11を経て主制御回路２に第７図トで示すよ
うに、信号ｆが出力され、メインレジスタ９より
チヤンネルレジスタ１１への伝達サイクルをすべ
て完了し、次のチヤンネルのための計算サイクル
および伝達サイクルが以後同様にして繰返し行な
われる。 各チヤンネルNo.１，No.２…等のラツチ回路１
３，２３，…等の出力はそれぞれDA変換器１
４，２４，…等によつてアナログ信号に変換され
た後、乗算器１５，２５，…等によつてエンベロ
ープ発生器６０より出力されるアタツク、デイケ
イ、サステイン、リリース等のエンベロープ信号
が乗算される。各チヤンネルの乗算器１５，２
５，…の出力は加算されサウンドシステム７０に
入力される。 以上説明したように、本発明によれば、楽音周
波数とは非同期の速度で波形計算回路によつて波
形を計算し、その波形データを第１の記憶回路
（メインレジスタ）に記憶させ、その後その波形
データを第２の記憶回路（チヤンネルレジスタ）
に全て一挙に高速に伝達するか、またはクロツク
周波数を低減する目的で分割して高速に伝達する
ことにより、第２の記憶回路から楽音を発生させ
るものである。これにより多数の音が同時に発音
される場合やワウ効果等の時間的変化等に対して
も従来のような耳ざわりの音をなくすることがで
き自然で快適な楽音効果が得られる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示す説明図、
第２図、第３図、第４図、第５図は第１図の実施
例の要部の具体回路例、第６図、第７図は本発明
の実施例の動作を示すタイムチヤートであり、１
はマスタクロツク発生器、２は主制御回路、３は
正弦波関数表、４は正弦波アドレス制御回路、５
は高調波乗算器、６は高調波係数メモリ回路、７
は高調波係数メモリアドレス制御回路、８は累算
器、９はメインレジスタ、１０はメインレジスタ
アドレス制御回路、１１，１２はチヤンネルレジ
スタ、１２，２２はチヤンネルアドレス制御回
路、１３，２３はラツチ回路、１４，２４はDA
変換器、１５，２５は乗算器、３０はチヤンネル
選択回路、４０は鍵盤回路、５０はノートクロツ
ク発生器、６０はエンベロープ発生器、７０はサ
ウンドシステムを示す。

Claims (1)

1. 【特許請求の範囲】 １ 計算サイクルにおいて計算された2ⁿワードの
   波形データを記憶し、伝達サイクルにおいて読出
   す第１の記憶回路と、 該第１の記憶回路から読出された前記波形デー
   タを記憶し、楽音波形として読出す第２の記憶回
   路と、 該第２の記憶回路から読出された波形データを
   １ワードずつラツチするラツチ回路と、 該ラツチ回路から出力された波形データにエン
   ベロープ情報を乗算しサウンドシステムへ導く乗
   算回路と、 計算サイクルにおいて前記計算された2ⁿワード
   の波形データを高速に前記第１の記憶回路に書込
   み、伝達サイクルにおいて前記第１の記憶回路の
   波形データを×2ⁿ×2^m（は楽音周波数、ｍ＝
   １，２，３，…，ｎ−１，ｎ）にて読出す第１の
   制御手段と、 定期的に×2ⁿのクロツクにて前記第２の記憶
   回路の波形データを読出し、伝達サイクルにおい
   て前記第１の制御手段のクロツクによつて第１の
   記憶回路の波形データを第２の記憶回路へ書込む
   第２の制御手段と、からなり、 前記伝達サイクルは第２の制御手段が第２の記
   憶回路から１ワードの波形データを読出したのち
   に開始し、次の波形データを読出すまでに終了す
   ることを特徴とする電子楽器。