JPH01281530A - 浮動小数点乗算器 - Google Patents
浮動小数点乗算器Info
- Publication number
- JPH01281530A JPH01281530A JP63110744A JP11074488A JPH01281530A JP H01281530 A JPH01281530 A JP H01281530A JP 63110744 A JP63110744 A JP 63110744A JP 11074488 A JP11074488 A JP 11074488A JP H01281530 A JPH01281530 A JP H01281530A
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101100511858 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) LSB1 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
乗算結果に丸め処理を行なう浮動小数点乗算器に関し、
クリティカルバスの遅延を短くし、さらにハードウェア
の量を減らすことを目的とし、浮動小数点数の仮数部の
乗算を行なう乗算アレイと、その部分積出力の加算を行
なう部分積加算器と、該部分積加算器の出力の上位ビッ
トのＬＳＢ１ガードビット、ラウンドビット、ステイッ
キービットを受けて丸め用出力を生じる丸め回路と、前
記部分積加算器の上位ビット出力と丸め回路の出力を受
けて丸め処理した乗算結果の仮数部出力を生じる仮数部
加算器を備える浮動小数点乗算器において、前記部分積
加算器を２分して、その−方には部分積の上位側を、他
方へは部分積の下位側を加え、下位側部分積加算器より
前記上位ビットのＬＳＢ、ガードビット、ラウンドビッ
ト、スティッキービットを得て、これらを丸め回路に加
え、下位側部分積加算器のオーバーフロー出力および丸
め回路の出力を上位側部分積加３Ｎ：器へ入力して、該
上位側部分積加算器より前記仮数部出力を得るように構
成する。
の量を減らすことを目的とし、浮動小数点数の仮数部の
乗算を行なう乗算アレイと、その部分積出力の加算を行
なう部分積加算器と、該部分積加算器の出力の上位ビッ
トのＬＳＢ１ガードビット、ラウンドビット、ステイッ
キービットを受けて丸め用出力を生じる丸め回路と、前
記部分積加算器の上位ビット出力と丸め回路の出力を受
けて丸め処理した乗算結果の仮数部出力を生じる仮数部
加算器を備える浮動小数点乗算器において、前記部分積
加算器を２分して、その−方には部分積の上位側を、他
方へは部分積の下位側を加え、下位側部分積加算器より
前記上位ビットのＬＳＢ、ガードビット、ラウンドビッ
ト、スティッキービットを得て、これらを丸め回路に加
え、下位側部分積加算器のオーバーフロー出力および丸
め回路の出力を上位側部分積加３Ｎ：器へ入力して、該
上位側部分積加算器より前記仮数部出力を得るように構
成する。
本発明は、乗算結果に丸め処理を行なう浮動小数点乗算
器に関する。
器に関する。
浮動小数点数は、例えば３２ビット単精度ＩＥＥＥフォ
ーマットの場合、左から順に１ビツトの符号ビット、８
ビツトの指数部、２３ビツトの仮数部、で構成される。
ーマットの場合、左から順に１ビツトの符号ビット、８
ビツトの指数部、２３ビツトの仮数部、で構成される。
仮数部の先頭に小数点があり、小数点の左に（仮数部最
上位に）かくれビットの“たは０）の形をしていて、２
４ビツトある。
上位に）かくれビットの“たは０）の形をしていて、２
４ビツトある。
２４ビツト同志の掛算結果は４８ビツトあるが、入力と
同じフォーマットにするため、丸め（ラウンド）処理し
てやはり２４ビツトにする０本発明はか〜る処理をする
乗算器に係るものである。
同じフォーマットにするため、丸め（ラウンド）処理し
てやはり２４ビツトにする０本発明はか〜る処理をする
乗算器に係るものである。
浮動小数点フォーマントの乗算を行なう演算回路例を第
３図に示す、Ａ、Ｂは入力オペランドで、ｅ＾、 ｅ
Ｂはその指数部、ＡＰ、ＢＦは仮数部である。入力オペ
ランドＡ、Ｂは共に３２ビツト長のＩＥＥＥ標準フォー
マットとする。２４ビツトの仮数部ＡＰ、ＢＦは乗算ア
レイまたはトリー１０に入り、最終部分積出力Ｘ、Ｙを
生じる。 Ｘ、 Ｙは共に４８ビツト長あり、４８ビツ
トの加算器１１に入力してそれらの和が求められる。該
和の上位２４ビツト０ｕｔｕが２４ビツトの仮数部加算
器１２に入り、丸め回路１３の出力ｌまたは０との和が
求められる。この加算器１２の出力０ｕｔｐが、オペラ
ンドＡ、Ｂの積の、２４ビツトに丸められた仮数部を示
めす。
３図に示す、Ａ、Ｂは入力オペランドで、ｅ＾、 ｅ
Ｂはその指数部、ＡＰ、ＢＦは仮数部である。入力オペ
ランドＡ、Ｂは共に３２ビツト長のＩＥＥＥ標準フォー
マットとする。２４ビツトの仮数部ＡＰ、ＢＦは乗算ア
レイまたはトリー１０に入り、最終部分積出力Ｘ、Ｙを
生じる。 Ｘ、 Ｙは共に４８ビツト長あり、４８ビツ
トの加算器１１に入力してそれらの和が求められる。該
和の上位２４ビツト０ｕｔｕが２４ビツトの仮数部加算
器１２に入り、丸め回路１３の出力ｌまたは０との和が
求められる。この加算器１２の出力０ｕｔｐが、オペラ
ンドＡ、Ｂの積の、２４ビツトに丸められた仮数部を示
めす。
オペランドＡ、Ｂの積の指数部は、各々の指数部ｅ＾、
８Ｂの和と、部分積加算器１１および仮数部加算器１２
で生じたオーバーフローＶｌ、Ｖ２の和Ｏｕ ｔｅであ
り、ｅ＾十〇Ｂは指数部加算器１４で求め、和ｅ＾十〇
ＢとオーバーフローＶ１．Ｖ２の和は指数部加算器１５
で求める 丸めには切捨て、切上げ、４捨５人（最近接丸め）、符
号が正なら切捨て負なら切上げ（φ方向光め）があり、
そのいずれにするかは丸めモード信号Ｍで指定する。こ
の丸め処理を行なうのに、債の符号ビットＳｎ、上位２
４ビ７トのＬＳＢ、ｙｒ＝ｓｓより１ビツト下位のビッ
ト（ガードビット＞ ｃ、ＩＬｓＢより２ビツト下位の
ビット（ラウンドビット）Ｒ１それ以下のビットのオア
をとったもの（スティッキービット）Ｓを用いる。丸め
回路１３にはこれらのＬＳＢ、 Ｇ、 Ｒ，Ｓ、 Ｓｎ
、 Ｍが入力し、部分積加算出力Ｏｕ ｔｕのＬＳＢに
１を加算する／しないを示す出力１１０を生じる。
８Ｂの和と、部分積加算器１１および仮数部加算器１２
で生じたオーバーフローＶｌ、Ｖ２の和Ｏｕ ｔｅであ
り、ｅ＾十〇Ｂは指数部加算器１４で求め、和ｅ＾十〇
ＢとオーバーフローＶ１．Ｖ２の和は指数部加算器１５
で求める 丸めには切捨て、切上げ、４捨５人（最近接丸め）、符
号が正なら切捨て負なら切上げ（φ方向光め）があり、
そのいずれにするかは丸めモード信号Ｍで指定する。こ
の丸め処理を行なうのに、債の符号ビットＳｎ、上位２
４ビ７トのＬＳＢ、ｙｒ＝ｓｓより１ビツト下位のビッ
ト（ガードビット＞ ｃ、ＩＬｓＢより２ビツト下位の
ビット（ラウンドビット）Ｒ１それ以下のビットのオア
をとったもの（スティッキービット）Ｓを用いる。丸め
回路１３にはこれらのＬＳＢ、 Ｇ、 Ｒ，Ｓ、 Ｓｎ
、 Ｍが入力し、部分積加算出力Ｏｕ ｔｕのＬＳＢに
１を加算する／しないを示す出力１１０を生じる。
仮数部加算器１２へは部分積加算器１１の上位２４ビツ
ト出力０ｕｔｕと丸め回路１３の１またはＯ出力が入力
し、Ｏｕ ｔｕへ１を足す１０を足す、の処理をする。
ト出力０ｕｔｕと丸め回路１３の１またはＯ出力が入力
し、Ｏｕ ｔｕへ１を足す１０を足す、の処理をする。
０を足す処理は、しないのと同じで時間はか−らない、
１を足す処理も、ＬＳＢがＯなら時間はか−らず、単に
該ＬＳＢが１になるだけである。しかし、ｌが連続する
ような場合は、次々にキャリーが出るから、時間がか−
る。Ｖ２は最上位で出たキャリーである。
１を足す処理も、ＬＳＢがＯなら時間はか−らず、単に
該ＬＳＢが１になるだけである。しかし、ｌが連続する
ような場合は、次々にキャリーが出るから、時間がか−
る。Ｖ２は最上位で出たキャリーである。
第３図に示されるように、この浮動小数点乗算器のクリ
ティカルパスは、乗算アレイ１０．４８ビツト長部分積
加算器１１、ラウンド回路１３．２４ビ７ト長板数部加
算器１２、および８ビット長七数部加算器１５になり、
比較的長い、遅延の大きいパスである。
ティカルパスは、乗算アレイ１０．４８ビツト長部分積
加算器１１、ラウンド回路１３．２４ビ７ト長板数部加
算器１２、および８ビット長七数部加算器１５になり、
比較的長い、遅延の大きいパスである。
本発明はこのクリティカルパスの遅延を短くし、さらに
ハードウェアの量を減らすことを目的としており、特に
遅延の大きい４８ビツト長の部分積加算器と２３ビツト
長の仮数部加算器の遅延を短くすることを目的としてい
る。
ハードウェアの量を減らすことを目的としており、特に
遅延の大きい４８ビツト長の部分積加算器と２３ビツト
長の仮数部加算器の遅延を短くすることを目的としてい
る。
第１図に示すように本発明では、乗算アレイの部分積出
力Ｘ、Ｙの加算器を２分し、一方１１Ａに部分１ｌｉＸ
、Ｙの上位ビットＸＨ，ＹＨを加え、他方１１Ｂに部分
積Ｘ、 Ｙの下位ビットＸＬ、ＹＬを加える。
力Ｘ、Ｙの加算器を２分し、一方１１Ａに部分１ｌｉＸ
、Ｙの上位ビットＸＨ，ＹＨを加え、他方１１Ｂに部分
積Ｘ、 Ｙの下位ビットＸＬ、ＹＬを加える。
部分積Ｘ、Ｙが各々４８ビツトのとき、ＸＨ。
ＹＨは上位２３ビツト、ＸＬ、ＹＬは下位２５ビツト（
またはＸＨ，ＹＨは上位２４ビツト、ｘＬ。
またはＸＨ，ＹＨは上位２４ビツト、ｘＬ。
ＹＬは上位２４ビツトのＬＳＢと下位２４ビット）とす
るとよい、このようにすると部分積加算器１１Ｂは、上
位２４ビツトのＬＳＢと、ガードビットＧ１ラウンドビ
ットＲ１ステイツキービフトＳを出力することができる
。これらはラウンド回路１３に入力し、該ラウンド回路
の１または０の１ビツト出力と、部分積加算器ｌＩＢの
オーバーフロー■３が部分積加算器１１Ａへ入力する。
るとよい、このようにすると部分積加算器１１Ｂは、上
位２４ビツトのＬＳＢと、ガードビットＧ１ラウンドビ
ットＲ１ステイツキービフトＳを出力することができる
。これらはラウンド回路１３に入力し、該ラウンド回路
の１または０の１ビツト出力と、部分積加算器ｌＩＢの
オーバーフロー■３が部分積加算器１１Ａへ入力する。
丸めに必要なデータは、符号、仮数部の上位２４ビツト
のＬＳＢ、Ｇ、Ｒ，Ｓ、 ビットであり、仮数部の上
位２４ビットそのものは必要でなく、更に、仮数部上位
ビットは結局ラウンドの結果によって変化するものであ
り、従って仮数部の上位２４ビツトと下位２４ビツトは
同時に求める必要はなく、下位ビットが先に求まればよ
い。
のＬＳＢ、Ｇ、Ｒ，Ｓ、 ビットであり、仮数部の上
位２４ビットそのものは必要でなく、更に、仮数部上位
ビットは結局ラウンドの結果によって変化するものであ
り、従って仮数部の上位２４ビツトと下位２４ビツトは
同時に求める必要はなく、下位ビットが先に求まればよ
い。
第１図の構成では部分積Ｘ、 Ｙを２分してその上位倒
、下位側を加算器１１Ａ、１１Ｂへ加えて、各々の加算
を同時に行ない、下位側加算器１１Ｂで得られた出力で
丸め用出力１１０を得、これと下位側加算器のオーバー
フロー出力ｖ３を上位側加算器１１Ａに加えて出力０ｕ
ｔｐを得るので、該出力０ｕｔｐが迅速に得られる。
、下位側を加算器１１Ａ、１１Ｂへ加えて、各々の加算
を同時に行ない、下位側加算器１１Ｂで得られた出力で
丸め用出力１１０を得、これと下位側加算器のオーバー
フロー出力ｖ３を上位側加算器１１Ａに加えて出力０ｕ
ｔｐを得るので、該出力０ｕｔｐが迅速に得られる。
即ち加算器１１Ｂは、部分積Ｘ、 Ｙの半分のビット数
を扱うだけであるから、第３図の加算器１１のように全
ビットを扱うものより迅速に出力を生じ、従って丸め用
の出力１１０が迅速に得られ、積の仮数部出力Ｑｕｉｐ
も迅速に得られる。第３図では４８ビツト部分積加算器
１１の遅延＋ラウンド回路１３の遅延＋２４ビット仮数
部加算器１２の遅延であるのに対し、第１図では２４ビ
ット部分積加算器１１Ｂの′ｉ１延＋ラウンド回路１３
の遅延＋２４ビット部分積加算器１１Ａの遅延であるか
ら、第１図の方が４８ビツト部分積加算器１１の遅延−
２４ビツト部分積加算器１１Ａの遅延だけ速い。
を扱うだけであるから、第３図の加算器１１のように全
ビットを扱うものより迅速に出力を生じ、従って丸め用
の出力１１０が迅速に得られ、積の仮数部出力Ｑｕｉｐ
も迅速に得られる。第３図では４８ビツト部分積加算器
１１の遅延＋ラウンド回路１３の遅延＋２４ビット仮数
部加算器１２の遅延であるのに対し、第１図では２４ビ
ット部分積加算器１１Ｂの′ｉ１延＋ラウンド回路１３
の遅延＋２４ビット部分積加算器１１Ａの遅延であるか
ら、第１図の方が４８ビツト部分積加算器１１の遅延−
２４ビツト部分積加算器１１Ａの遅延だけ速い。
また第１図では丸め用の出力Ｉ１０を上位側部分積加算
器１１Ａへ加えるので、第３図の仮数部加算器１２は必
要でなく、従ってハードウェア量を低減できる。
器１１Ａへ加えるので、第３図の仮数部加算器１２は必
要でなく、従ってハードウェア量を低減できる。
〔実施例〕
第２図に、本発明の実施例を示す０本発明では前述のよ
うに部分積加算器を２つ（上位と下位）の２４ビット加
算器１１Ａ、ｌＩＢにわけている。
うに部分積加算器を２つ（上位と下位）の２４ビット加
算器１１Ａ、ｌＩＢにわけている。
一般的には２４ビツト長の加算器の遅延は４８ビツト長
の加算器のｉ！！延の約１／２になる。この下位ビット
の部分積加算器１１Ｂの結果としてＬＳＢ、Ｇ、Ｒ，Ｓ
ビットを得ることができるため、これを使用して丸めを
行い、上位２４ビツトのしＳＨに１を加算するかどうか
を決定する。一般に丸め回路１３の遅延は２４ビツト長
加算器の遅延と比較するとごく小さい、この丸め回路１
３のラウンド結果を直接、上位の部分積加算器１１Ａに
入れることによって上位ビットを決定する。よって本発
明回路のクリティカルパスは乗算アレイ１０−２４ビツ
ト部分積加算器１ＩＢ−ラウンド回路１３−２４ビツト
部分積加算器１１Ａ−８ビット指数部加算５１５となり
、従来例と比較して短くなる。またハードウェア量は、
２４ビツトの部分積加算器２個のゲート数は、はぼ４８
ビツト長の加算器のゲート数と同じなので、部分積加算
器については増減がなく、２４ビツトの仮数部加算器１
２の分だけ減らすことができる。
の加算器のｉ！！延の約１／２になる。この下位ビット
の部分積加算器１１Ｂの結果としてＬＳＢ、Ｇ、Ｒ，Ｓ
ビットを得ることができるため、これを使用して丸めを
行い、上位２４ビツトのしＳＨに１を加算するかどうか
を決定する。一般に丸め回路１３の遅延は２４ビツト長
加算器の遅延と比較するとごく小さい、この丸め回路１
３のラウンド結果を直接、上位の部分積加算器１１Ａに
入れることによって上位ビットを決定する。よって本発
明回路のクリティカルパスは乗算アレイ１０−２４ビツ
ト部分積加算器１ＩＢ−ラウンド回路１３−２４ビツト
部分積加算器１１Ａ−８ビット指数部加算５１５となり
、従来例と比較して短くなる。またハードウェア量は、
２４ビツトの部分積加算器２個のゲート数は、はぼ４８
ビツト長の加算器のゲート数と同じなので、部分積加算
器については増減がなく、２４ビツトの仮数部加算器１
２の分だけ減らすことができる。
部分積Ｘ、Ｙの加算で生じるオーバーフローＶ＋および
、仮数部へのラウンド用出力１１０の加算で生じるオー
バーフローｖ２は、第２図では共に部分積加算器１１Ａ
より得られ、これらは指数部加算器１５へ入力する。
、仮数部へのラウンド用出力１１０の加算で生じるオー
バーフローｖ２は、第２図では共に部分積加算器１１Ａ
より得られ、これらは指数部加算器１５へ入力する。
以上説明したように本発明によれば、クリティカルパス
を短くするとともに仮数部演算用のゲート数を減らすこ
とができる。なお以上の説明では３２ビツト長でおこな
ったが、これは６４ビツト長など任意でよく、語長が長
（なるにしたがって本発明の効果は大きくなる。
を短くするとともに仮数部演算用のゲート数を減らすこ
とができる。なお以上の説明では３２ビツト長でおこな
ったが、これは６４ビツト長など任意でよく、語長が長
（なるにしたがって本発明の効果は大きくなる。
第１図は本発明の原理説明図、
第２図は本発明の実施例を示すブロック図、第３図は従
来例を示すブロック図である。 第１図、第２図で１０は乗算アレイ、１１．１１Ａ、１
１Ｂは部分積加算器、１３は丸め回路である。
来例を示すブロック図である。 第１図、第２図で１０は乗算アレイ、１１．１１Ａ、１
１Ｂは部分積加算器、１３は丸め回路である。
Claims (1)
- 【特許請求の範囲】 １、浮動小数点数の仮数部（Ａ＿Ｆ、Ｂ＿Ｆ）の乗算を
行なう乗算アレイ（１０）と、その最終部分積出力（Ｘ
、Ｙ）の加算を行なう部分積加算器（１１）と、該部分
積加算器の出力の下位ビットのＬＳＢ、ガードビット（
Ｇ）、ラウンドビット（Ｒ）、スティッキービット（Ｓ
）を受けて丸め用出力（１／０）を生じる丸め回路（１
３）と、前記部分積加算器の上位ビット出力（Ｏｕｔｕ
）と丸め回路の出力（Ｉ／Ｏ）を受けて丸め処理した乗
算結果の仮数部出力（Ｏｕｔ＿Ｆ）を生じる仮数部加算
器（１２）を備える浮動小数点乗算器において、 前記部分積加算器を２分して、その一方（１１Ａ）には
部分積の上位側（Ｘ＿Ｈ、Ｙ＿Ｈ）を、他方（１１Ｂ）
へは部分積の下位側（Ｘ＿Ｌ、Ｙ＿Ｌ）を加え、下位側
部分積加算器（１１Ｂ）より前記上位ビットのＬＳＢ、
ガードビット（Ｇ）、ラウンドビット（Ｒ）、スティッ
キービット（Ｓ）を得て、これらを丸め回路（１３）に
加え、 下位側部分積加算器（１１Ｂ）のオーバーフロー出力（
Ｖ＿３）および丸め回路（１３）の出力（１／０）を上
位側部分積加算器（１１Ａ）へ入力して、該上位側部分
積加算器より前記仮数部出力（Ｏｕｔ＿Ｆ）を得るよう
にしてなることを特徴とする浮動小数点乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110744A JPH01281530A (ja) | 1988-05-07 | 1988-05-07 | 浮動小数点乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110744A JPH01281530A (ja) | 1988-05-07 | 1988-05-07 | 浮動小数点乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01281530A true JPH01281530A (ja) | 1989-11-13 |
Family
ID=14543436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110744A Pending JPH01281530A (ja) | 1988-05-07 | 1988-05-07 | 浮動小数点乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01281530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04102122A (ja) * | 1990-08-22 | 1992-04-03 | Fujitsu Ltd | 浮動小数点乗算器 |
-
1988
- 1988-05-07 JP JP63110744A patent/JPH01281530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04102122A (ja) * | 1990-08-22 | 1992-04-03 | Fujitsu Ltd | 浮動小数点乗算器 |
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