JPH01277955A - Ｄｍａｃのアレイテーブルリード方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実り一例 （ａ）一実施例の構成の説明（第２図、第３図）（ｂ）
一実施例の動作の説明（第４図）（Ｃ）他の実り一例の
説明 発明の効果 〔１既要〕 プロセッサに代わってメモリと１１０間のデータ転送を
制御するＤＭＡＣにおける複数のブロックデータを転送
するためのアレイテーブルのリード方法に関し、 バスを連続的に長時間専有しなくても、アレイテーブル
をリードすることを目的とし、メモリ上のアレイテーブ
ルのアレイチェイン情報を、バスを介しリードし、該リ
ー　ドしたアレイチェイン情報に基づいてブロックデー
タ転送を；ｙ制御するＤＭＡＣにおいて、該ブロックデ
ータ転送の間に、該メモリーヒの次のブロックのアレイ
チェイン情報をバスを介して分割してリードする。

〔産業上の利用分野〕

本発明は、プロセッサに代わって、メモリと１１０間の
データ転送を制御するＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ）における複数のブロックを転
送するだめのアレイテーブルのリード方法に関する。

近年、マイクロプロセッサを組込んだシステムは、複雑
且つ高性能になってきており、よく使われるプロセスの
一つに多１１のデータの転送がある。

しかし、マイクロプロセッサ（以下ＭＰＵという）によ
る多量のデータの転送は、あまりスループットが良くな
い。

このため、ＭＰＵを介さずに多量のデータを高速に転送
する機能を持つＤＭＡＣ（ダイレクト・メモリ・アクセ
ス・コントローラ）が提供されている。

ＤＭＡＣは、ＭＰＵに代わってメモリと入出力装置（］
１０という）間のデータ転送を制御するものである。

このＤＭＡＣの複数データブロック転送の種類の一つに
アレイチェインモードがある。

アレイチェインモードは、メインメモリ中に、制御情報
と、転送ブロックのアドレスと転送語数を書き込んだア
レイテーブルを作り、そのアレイテーブルの順番に従っ
て、複数のブロックを転送するものである。

このようなアレイチェインモードでは、ＤＭＡＣがメイ
ンメモリのアレイテーブルのアレイチェイン情報を読み
にいく必要があり、できるだけバスを長時間占有しない
で、リードできる技術が望まれている。

〔従来の技術〕

第５図は従来技術の説明図である。

第５図（Ａ）に示すように、ＭＰＵＩと、メインメモリ
２と、ＤＭＡＣ５と、ｌ１０４ａ、４ｂがアドレス／デ
ータバス５で接続されたシステムを例に、従来のアレイ
チェインモードを説明する。

■　ＭＰＵＩは、メモリ２−ヒにアレイテーブル２ａを
書込む。

アレイテーブル２ａには、チエイニングされる各ブロッ
クＡ、Ｂ、−の制御情報、メモリアドレス、転送語数が
順次羅列されている。

■　Ｍ　Ｉ）　Ｕ　１は、ＤＭＡＣ５にアレイテーブル
の先頭アドレスＣΔＲ１その他の制御情報を書き込む。

■　そして、ＭＰＵ　ｌは、ＤＭＡＣ５にスタートフラ
グをセットし、起動する。

■　史にＭＰＵ　ｌは、１１０４ａに制御情報を書き、
スタートフラグをセットする。

■　ＤＭＡＣ５は、バス５を獲得し、書込まれたアレイ
テーブルの先頭アドレスに従って、メモリ２のアレイテ
ーブル２ａから先頭ブロックのアレイ情報（制御情報、
アドレス、転送語数）をリードして、Ｉ　／　０４　ａ
からのＤＭＡ転送要求を待つ。

この時、転送情報としてのアレイテーブルの先頭アドレ
スは、自動的にインクリメントされ、次のフ゛ロックの
データ゛ｌしのアドレスにセントされる。

■　そして、［１０４ａからＤＭＡ転送要求があると、
ＤＭＡＣ５は、バスを獲得しアレイ情報に従ってメモリ
２をアクセスし、バス５を介し１１０４ａへの転送を開
始し、制御する。

ブロック転送は、１バイト或いは数バイト毎に、こまぎ
れにバス５を獲得して、転送を行う。

従って、他のマスクとなりうるデバイスがハス５を使用
したい場合、そのデバイスは調停（アービトレーション
）に直ぐに参加でき、バスを獲得できるまでの時間が短
い。

このデータブロックの転送が終了すると、ＤＭＡＣ５は
次にまたブロック転送するか判断する。

このブロック転送を引き続き行うかどうかの判断情報は
、アレイチェイン中の制御情報の中に設けられているの
で、前のブロックの制御情報Ａを読込んだ時に、次のブ
ロック転送りを行うかどうかはわかる。

もし次のブロック転送を行うのであれば、第５図（Ｂ）
に示すように、ＤＭＡＣ５は新たにバス５を獲得して、
メモリ２の次のブロックのアレイテーブルをリードし、
次のデータブロックの転送を制御する。

〔発明が解決しようとする課題〕

ところで、ＤＭＡＣ５が、アレイテーブルをリードする
時点は、従来技術では、前のブロックのデータブロック
転送終了後であるため、リードしたアレイ情報に基づい
て次のデータブロックの転送を早急に開始するため、−
気にアレイ情報をリードする必要がある。

このため、ブロックデータ転送のように１バイトづつ分
割してバス５を占有するという訳にはいかず、アレイ情
報のバイト数転送分（例えば、４バイト）の長時間バス
５を占有することになる。

このようにバス５を長時間連続的に占有すると、この間
バス５を使用したいデバイスは、長時間バス５を使用で
きず、瞬間的にバス５の負荷が増大するという問題があ
った。

本発明は、バスを連続的に長時間専有しなくても、アレ
イテーブルをリードすることのできるＤＭＡＣのアレイ
テーブルのリード方法を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明は、第１図に示すように、メモリ２上のアレイテ
ーブル２ａのアレイチェイン情報を、バス５を介しリー
ドし、該リードしたアレイチェイン情報に基づいてブロ
ックデータ転送をＭｊＢするＤＭＡＣにおいて、該ブロ
ックデータ転送の間に、該メモリ２上の次のブロックの
アレイチェイン情報をバス５を介して分割してリードす
るようにしたものである。

〔作用〕

本発明は、ＤＭＡＣ５がデータ転送している間に、次の
ブロック転送のアレイチェイン情報を分割して先読みす
ることにより、バスを長期間専有しないようにした。

もし、次のブロック転送のアレイチェイン情報の全てを
読み込む前に、ブロック転送が終了した場合には、ＤＭ
ＡＣ５はバスを獲得し、残りのアレイチェイン情報を読
み込めばよい。

このように、ブロック転送の間に、次のブロックのアレ
イチェイン情報を分割して読み込み、バスを短期的に使
用して、バスの負荷を軽減している。

〔実ｈｉ例〕

（ａ）　　一実施例の構成の説明 第２図は本発明の一実施例構成図であり、ＤＭＡＣ５の
構成を示している。

図中、３０はデコーダであり、チップセレクト（ＤＭＡ
Ｃのセレクト）信号＊Ｃ３とアドレスバス５からアドレ
ス（レジスタアドレス）をデコードするもの、３１はタ
イミング制御部であり、クロックＣＬＫ、リセット信号
＊Ｒ３Ｔ、ストローブ信号とデコーダ３０の出力から、
後述するレジスタ群のセレクト信号ＲＧＳＬ、チャネル
のセレクト信号ＣＨ３Ｌ、レジスタのリードタイミング
信号ＲＤ、ライトタイミング信号ＷＲを発生し、レジス
タのり一ド／ライトのタイミング制御を行うものである
。

３２ａはアドレスバッファであり、アレイテーブル２ａ
からリードしたメモリアドレスを保持するバッファであ
り、３２ｂはカウントバッファであり、アレイテーブル
２ａからリードした転送語数を保持するバッファであり
、３２ｃは制御情報バッファであり、アレイテーブル２
ａからリードした＠種情報を保持するバッファである。

３３ａはメモリアドレスレジスタであり、ＤＭＡ転送時
のメモリアドレスを保持するレジスタであり、３３ｂは
アレイテーブルアドレスレジスタであり、アレイテーブ
ルリード時のアレイテーブルアドレスを保持するレジス
タであり、３３ｃは転送カウントレジスタであり、ＤＭ
Ａ転送語数を保持するもの、３３ｄは制御情報レジスタ
であり、ＤＭＡ転送時の制御情報（チャネルの優先順位
、ＤＭＡ転送時のデータ幅、アドレスの更新の有無、デ
ータ・チエインの有無など）を保持するものである。

３３ｅは起動レジスタであり、ＤＭＡ転送の起動／中止
等を指示するもの、３３ｆはステータスレジスタであり
、ＤＭＡ０状Ｂ（起動の有無、エラーの有無など）を保
持しておくものである。

ＭＰＸＩ、Ｍ　Ｐ　Ｘ　２、Ｍ　Ｐ　Ｘ　３は各）２７
ＪＬｔチプレクサであり、各々メモリアドレスレジスタ
３３ａ、アレイテーブルアドレスレジスタ３３ｂ、転送
カウントレジスタ３３ｃ、ステータスレジスタ３３「へ
の入力を選択するものである。

３４ａは加ｎ器であり、ＤＭＡ転送時にデータ転送幅及
びアドレスの更新の有無に応じてメモリアドレスレジス
タ３３ａ、アレイテーブルアドレスレジスタ３３ｂのメ
モリアドレスを更新するもの、３４ｂは加算器であり、
ＤＭＡ転送時にデータ転送幅に応じて転送カウントレジ
スタ３３ｃのＤＭＡ転送語数を更新するもの、：（４ｃ
はラッチ回路であり、メモリアドレスレジスタ３３ａ、
アレイテーブルアドレスレジスタ３３ｂのアドレスをア
ドレスバス５へ送出のため保持するものである。

３５は加算制御部であり、制御レジスタ３３ｄのデータ
転送幅及びアドレスの更新の有無により、加算器３４ａ
、３４ｂの更新情報を発生するもの、３６はＤＭＡリク
エスト／カウント制御部であり、起動レジスタ３３ｅの
起動指示及びＩｌｏからのデータリクエスト信号＊ＤＲ
Ｑが入力された時リクエスト信号ＦＡＲＹＲＱＳ、ＴＲ
Ｓ　　ＲＱＳを発生し、転送カウントレジスタ３３ｃの
転送語数から転送の終了を、制御バッファ３２ｃのチエ
インエンド指示ＣＨＮ　　Ｅ　Ｎ　Ｄを検出するもので
ある。

３７はチャネル優先１順位制御部であり、各チャネルの
リクエストと、制御部レジスタ３３ｄのチャネルの優先
順位から、チャネルの優先順位を決定し、そのチャネル
のリクエストＦＡＲＹＲＱ、１゛１’？ＳＲＱを出力す
るものである。

３日はＤＭＡ転送制御部であり、ＤＭＡのリクエストＦ
ＡＲＹＲＱ、　ＴＲ３ＲＱからバス５に対してバス獲得
要求＊ＢＲ（バスリクエスト）をし、許可信号＊ＢＧ（
バスグランド）により次のＤＭＡサイクルの転送の種類
をリフニス１−ＦＡＲＹＲＱ、ＴＲ３ＲＱ、ＴＲ３ｉ　
Ｎｉｌ、ＡＲＹＲＤＹより決定するものであり、データ
転送を示すＴＲ３、チエインを示すＣＨＮ、アレイテー
ブルのリードを示すＦＡＲＹ、５ＡＲＹ、アレイテーブ
ルのリードカウントを示すＡＲＹＣＮＴを出力する。

３９はデータチエイン制御部であり、アレイテーブルの
リード時にアレイ転送信号ＦＡＲＹ、５ＡＲＹ、アレイ
カウント信号ＡＲＹＣＮＴに応じてバッファ３２ａ〜３
２ｃのセレクト信号ＢｕｔＳＬを発生し、チエインエン
ドＣＨＮ　Ｅ　Ｎ　Ｄでない時に、データ転送信号ＴＲ
３に応じてデータ転送禁止信号（アレイ転送要求信号）
　Ｔ　ＲＳ　ｉ　Ｎ　Ｉｆを発生するものであり、第３
図にて後述するものである。

第３図は第２図の要部構成図であり、データチエイン制
御部３９の詳細を示したものである。

図中、３９０はアレイカウンタであり、ＤＭＡ転送ｆｊ
ｌ？１１部３８からアレイチェイン情報を１バイトリー
ドする毎に発生するアレイカウント信号ＡＲＹＣＮＴを
計数するもの、３９１はトリガ川オアゲートであり、Ｄ
ＭＡ転送制御部３８からの第１番目のアレイチェイン情
報のリードのためのアレイ転送信号ＦＡＲＹと、それ以
降のアレイチェイン情報のリードのためのアレイ転送信
号Ｓ　Ａ　ＲＹとのオアをとり、後述するデコーダのト
リガを作成するものである。

３９２はデコーダであり、アレイカウンタ３９０の内容
をオアゲート３９１の出力のタイミングでデコードして
、バッファ３２ａ〜３２ｃのセレクト信号ＢＵｆＳＬ１
〜３及びバッファ３２ａ〜３２ｃにアレイ情ｆｕをリー
ドし終わったことを示すアレイレディ信号ＡＲＹＲＤＹ
を発生するもの、３９３はリセット用オアゲートであり
、リクエスト／カウント制御部３６からのチャネルアク
＋−（、Ａ号ＣＩＩ　Ａ　ＣＴとシステムリセット信号
＊Ｒ３Ｔのオアをとり、アレイカウンタ３９０及び後述
する最終ブロック検出用ＦＦをリセットするものである
。

３９４はクロック用アンドゲートであり、アレイチェイ
ン情報のリード中を示す反転アレイレディ信号ΔＲＹ　
ＲＤ　Ｙと、リクエスト／カウント制？２１部３６から
のブロック終了を示すブロックエンド信号ＢＬＫＥＮＤ
とのアンドで、クロックを発生するもの、３９５はリセ
ット用オアゲートであり、システムリセット信号＊　Ｒ
Ｓ　Ｔとバッファ３２Ｃのセレクト信号の反転信号Ｂ　
ｔＪ　ｆ　Ｓ　Ｌ　３とのオアをリセット信号として、
後述する信号発生用ＦＦをリセットするものである。

３９６は最終ブロック検出用ＦＦであり、制御バッファ
３２ｃのチエイン終了信号ＣＩＩ　Ｎ　Ｅ　Ｎ　Ｄを、
ＤＭＡ転送制御部３８からの転送チエイン信号ＣＨＮを
クロックとして、保持して、石出力より最終ブロック信
号の反転信号ＬＳＴＢＬＫを発生するもの、３９７は信
号発生用ＦＦであり、Ｆ１’３９６（７）ｊ−終ブロッ
ク反転信号ＬＳＴ［３ＬＫをアントゲ−１−３９４の出
力で保持し、データ転送禁に信号１”　ＲＳ　ｉ　Ｎ　
Ｈを発生するものである。

３９８はアンドゲートであり、反転アレイレディ信５）
（アレイ情報のリード未了）ＡＲＹＲＤＹと、反転最終
ブロック信号（最終ブロックのデータ転送でない）ＬＳ
ＴＢＬＩＣとの条件で、データ転送信号１”　ＲＳから
データ転送禁止信号ＴＲ３ｉＮＩＩを発生するもの、３
９９はオアゲートであり、アンドゲート３９８とＦＦ３
９７のデータ転送禁止信号ＴＲ３ｉＮＨをＤＭＡ転送制
御部３８へ出力するものである。

従って、データチエイン制御部３９は、アレイ情報の全
てを読んでいなく、ブロック転送が最終ブロックでない
時に、データ転送禁止信号ＴＲ３ｉＮＩｌを発生して、
ＤＭＡ転送制御部３８の次の１バイトのＤＭＡ転送を中
断し、アレイ情報のリード転送を行わしめる。

又、■ブロックのデータ転送数が小で、１ブロツクのデ
ータ転送が終了しても、アレイ情報の全てをリードして
ない時には、アンドゲート３９４から、■ブロックの終
了（信号ＢＬＫＥＮＤのオン）で且つアレイ情報の全て
をリードしていない反転アレイレディ信号ＡＲＹＲＤＹ
の条件でクロックを発生し、更に最終のブロックでない
（信号Ｌ　Ｓ　Ｔ　Ｂ　Ｌ　Ｋオフ）の条件でＦＦ３９
７よりデータ転送禁止信号”Ｉ’Ｒ３１ＮＨを発生し、
残りのアレイ情報のリード転送を行わしめる。

（ｂ）　　一実施例の動作の説明 第４図は本発明の一実施例動作説明図である。

■　ＭＰＵＩ　（第５図参照）からデータバス５を介し
ＤＭＡＣ５の各レジスタ３３ｂ〜３３「に制御情報がラ
イトされる。

アレイアドレスレジスタ３３ｂには、アレイテーブル２
ａの先頭アドレスが、転送カウントレジスタ３３ｃには
、■ブロックのアレイ情報の転送ワード数が、制御レジ
スタ３３ｄには、バイト／ワード指定及びリード／ライ
ト指定、データチエインの指定が、起動レジスタ３３ｅ
には起動指示がライトされる。

■　ＤＭＡＣ５は、起動レジスタ３３ｅの起動指示で起
動され、ＤＭＡリクエスト／カウント制御部３６は最初
のアレイリクエストＦＡＲＹＲＱＳを有効にし、チャネ
ル優先順位ｉ１１？ｆ１部３７を介し、ＤＭＡ転送制御
部３日にバス獲得要求を発し、更にＤＭＡ転送制御部３
８とデータチエイン制御部３９にチャネルアクティブ信
号ＣＨＡＣＴを発する。

ＯＤＭＡ転送制御部３８は、最初のアレイリクエストＦ
ＡＲＹにより、バス５を獲得（バスリクエスト＊ＢＲ，
パスグランド＊ＢＧによって）し、アレイ転送信号ＦＡ
ＲＹと同期して、アレイアドレスレジスタ３３ｂの内容
を更新して、ラッチ回路３４ｃよりアドレスバス５に送
出し、アレイ情報（アドレス、カウント、制御情報）を
メモリ２のアレイテーブル２ａがらリードし、データバ
ス５を介し、各バッファ３２ａ〜３２ｃに読み込む。

この時、ＤＭＡ転送制御部３８は、アレイ転送信号Ｆ　
Ａ　ＲＹに同期してアレイカウント信号ＡＩ？ＹＣＮＴ
を発生し、これによってデータチエイン制御部３９では
、アレイカウンタ３９０が動作し、デコーダ３９２より
バッファセレクト信号ＢＵｒＳＬ１〜３が出力され、デ
ータバス５からのアレイ情報が各バッファ３２ａ〜３２
ｃに読み込まれる。

ｌブロック分のアレイ情報（図では３バイト）が読み込
まれると、デコーダ３９２のアレイレディ信号Ａ　ＲＹ
　ＲＤ　Ｙが“ハイ”となり、これによってＤＭＡ転送
制御部３８のアレイ転送信号ＦＡＲＹがストップし、■
ブロック分のアレイ情報の転送を終了する。

■　ｌブロック分のアレイ情報のリードが終了すると、
バッファ３２ａのメモリアドレス、バッファ３２ｂのカ
ウント値が、メモリアドレスレジスタ３３ａ、転送カウ
ントレジスタ３３ｃに移される。

制御バッファ３２ｃの内容は、ＤＭＡリクエスト／カウ
ント制御部３６に読み込まれ、次ブロックの有無が判定
され、ＤＭＡ転送の準備が整い、１１０からのデータ転
送要求ＤＲＱ待ちとなる。

尚、アレイアドレスレジスタ３３ｂの内容は保持されて
いる。

ｏｌｌｏからＤ　Ｍ　Ａリクエスト／カウント制？ｆｆ
１１部３６にデータ転送要求＊ＤＲＱがあると、制御部
３６はＤＭＡ転送要求ＴＲ３ＲＱＳを制御部３７を介し
ＤＭＡ転送制御部３８に出力し、１回（ｌブロック）の
ＤＭＡ転送を行わしめる。

即ち、ＤＭＡ転送制御部３８は、バス５を獲得し、デー
タ転送信号”ｒ　Ｒｓに同期してメモリアドレスレジス
タ３３ａの内容（メモリアドレス）をラッチ回路３４ｃ
よりアドレスバス５へ送出し、■１つ加算２Ｓ３４ａに
よって、メモリアドレスレジスタ３３ａのメモリアドレ
スを更新し、更に転送カウントレジスタ３３ｃの転送語
数を加算器３４ｂによって更新する。

−そして、転送カウントレジスタ３３ｃの内容をＤＭＡ
リクエスト／転送カウント制御部３６が監視し、残り転
送語数が零になると、ＤＭＡ転送要求Ｔ　ｒ？　Ｓ　Ｒ
Ｑ　Ｓを落とし、ＤＭＡ転送制御部３８のｌブロック分
のＤＭＡ転送を終了せしめる。

■　この時、ＤＭＡリクエスト／転送カウント制御部３
６は、制御バッファ３２ｃの内容から次ブロックのアレ
イ情報有りと判定している場合には、最終信号り、　Ａ
　Ｓ　Ｔをオフとしているので、ＤＭＡ転送制御部３８
は、次ブロックのアレイ情報のリードが必要と認識する
。

又、データチエイン制御部３９は制御バッファ３２ｃの
チエインの終了を示すチエインエンド信号ＣＩｆ　Ｎ　
Ｅ　Ｎ　Ｄがオフのため、第３図のアントゲ−）３９Ｂ
よりデータ転送信号ＴＲ３に同期してデータ転送禁止信
号ＴＲ３ｉＮｌ［がＤＭＡ転送制御部３８へ出力される
。

これによって、ＤＭＡ転送制御部３８は、■バイトのＤ
ＭＡ転送サイクル後、次の１バイトのＤＭＡ転送サイク
ルを中断し、アレイリードサイクルを行う。

即ち、バス５を獲得し、アレイ転送信号Ｓ　Ａ　ＲＹに
よりアレイアドレスレジスタ３３ｂの内容（プレイアド
レス）をアドレスバス５へ送出し、アレイ情報を１ワー
ドリードする。これとともに、アレイカウント信号ＡＲ
ＹＣＮＴを発生し、アレイ転送信号５ＡＲＹとともにデ
ータチエイン制御回路３９へ与え、アレイカウンタ３９
０を歩進し、バッファセレクト信号を発生せしめ、アレ
イ情報をバッファ３２ａ〜３２ｃに格納せしめる。

又、アレイアドレスレジスタ３３ｂの内容を加算器３４
ａで歩進せしめる。

■　このようにして、ｌＤＭＡ転送に引き続きアレイ情
報が１ワードづつ読み出され、バッファ３２ａ〜３２ｃ
の内の１つにセットされる。

３ワードのアレイ情報のリードが終了すると、第３図に
おいてデコーダ３９２のアレイレディ信号Ａ　ＲＹ　Ｒ
Ｄ　Ｙが“ハイ°′となるので、ＤＭＡ転送制御部３８
は、アレイ情報のリード終了を知り、又データチエイン
制御部３９のアントゲート３９８が閉となって、データ
転送禁止信号ＴＲ３ｉＮ１１を出力されなくなる。

従って、それ以降次のブロックの転送までアレイリード
は行われず、ＤＭＡ転送が繰り返される。

■　ｌブロックのＤＭＡ転送の終了は、転送カウントレ
ジスタ３３ｃの監視によりわかり、ＤＭＡリクエスト／
転送カウント制御部３６は、レジスタ３３ｃの内容が零
になったことで、ブロックエンド信号ＢＬＫＥＮＤを発
行し、ＤＭＡ転送制御部３８はそのブロックのＤＭＡデ
ータ転送制御を終了する。

■　ｌブロックのデータ転送を終了すると、ステップ■
と同一のチエイニング動作を行い、バッファ３２ａ、３
２ｂの内容がメモリアドレスレジスタ３３ａ、転送カウ
ントレジスタ３３ｃへ移される。

そして、ＤＭＡリクエスト／転送カウント制御部３６は
、ステップ■と同様ＤＭＡ転送要求Ｔ　Ｒ３ＲＱＳを発
行し、１ブロツクのＤＭＡ転送が開始する。

■　制御バッファ３２ｃの内容がチエイン終了を指示し
、チエイン終了信号ＣＨＮＥＮＤが“ハイ”となるまで
、■から■までの動作が繰り返される。チエイン終了信
号ＣＨＮ　Ｅ　Ｎ　Ｄが“ハイ”であると、最後のブロ
ックのデータ転送の間アレイのリード動作は行わず、最
後のデータ転送でＤＭＡ転送を終了し、転送終了＊ＴＳ
ＴＰを１１０へ出力する。

即ち、チエインエンド信号ＣＨＮ　Ｅ　Ｎ　Ｄで、反転
ラストブロック信号ＬＳＴＢＬＫが“ロー”となりゲー
ト３９８を閉じ、データ転送禁止信号′ｒ［シ５ｉＮＩ
Ｉの出力を禁止する。

又、ＤＭＡ転送制御部３８は、チエインエンド信号ＣＩ
Ｉ　Ｎ　Ｅ　Ｎ　Ｄを受けるＤＭＡリクエスト／カウン
ト制？１部３６からの終了信号ＬＡＳＴの“ハイ”によ
り、１ｄ終ブロツクであることを知る。

以上のようにして、アレイのチエインが続く限り、ＤＭ
Ａのデータ転送信号Ｔ　Ｉ？　Ｓと同期してデータ転送
禁＋１：、信号ＴＲ３ｉＮＩＩが、アレイ情報のワード
数分発行され、これによって１ワードのデータ転送と１
ワードのアレイ情報のリードが交互に行われる。

そしてアレイのチエインエンドとなると、データ転送禁
止信号ＴＲ３ｉＮＨの発行が禁止され、最終ブロックの
ＤＭＡ転送のみが行われる。

ところで、１ブロツクのデータ転送のワード数が小の場
合、ｌブロックのデータ転送が終了しても、アレイ情報
の全てがリードされていないことがある。

このため、ブロックエンド信号ＢＬｋＥＮＤが“ハイ”
で、アレイ情報の全てが完了していない反転アレイ信号
ＡＲＹＲＤＹの“ハイ”の条件でアンドゲート３９４よ
り、動作クロックが出力され、最後のブロックでなけれ
ばＦＦ３９７よりデータ転送禁止信号ＴＲ３ｉＮｆ（が
出力される。

従って、ｌブロックのデータ転送終了後、残りのアレイ
情報がリードされ、その後火のデータ転送が開始する。

（Ｃ）　　他の実施例の説明 上述の実施例では、メモリアドレスを１ワードとしてい
るが、１バイト又は２バイト等必要に応じて選択できる
。

又、ｌ１０４ａ、４ｂには、メモリも含まれ、メモリ２
とメモリ間のＤＭＡであってもよく、史にＤＭＡチャネ
ルを１つのもので説明したが、チャネルが複数のもので
あってもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、アレイテーブルを
リードするのに、ＤＭＡ転送の間分割してリードしてい
るので、バスの使用が短期間で済み、バスを長期間連続
的に専有しなくてよいから、バスのｆｔ荷が大幅に軽減
するという効果を奏し、バスを使用したい他のデバイス
をそれ捏持たすことがなく、システムの能率を向上する
。

【図面の簡単な説明】 第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図は第２図の要部構成図、 第４図は本発明の一実施例動作説明図、第５図は槌来技
術の説明図である。 図中、ｌ　−プ［１セツサ、 ２−メモリ、 ２ａ−−アレイデープル、 ３−［）ＭＡＣｌ ４δ、／Ｉ　ｂ−１１０゜ ５　ハス。

Claims (1)

【特許請求の範囲】
1. （１）メモリ（２）上のアレイテーブル（２ａ）のアレ
   イチェイン情報を、バス（５）を介しリードし、該リー
   ドしたアレイチェイン情報に基づいてブロックデータ転
   送を制御するＤＭＡＣにおいて、 該ブロックデータ転送の間に、該メモリ（２）上の次の
   ブロックのアレイチェイン情報をバス（５）を介して分
   割してリードすることを 特徴とするＤＭＡＣのアレイテーブルリード方法。