JPH01277024A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はまとまった機能を有する機能ブロックを内部に
含む半導体集積回路に関し、特に、上記機能ブロックの
少なくとも一部の出力がイネーブル状態とディセイブル
状態の２つの状態に制御される半導体集積回路に関する
。

［従来の技術］ 一般に半導体集積回路は、内部にいくつかのまとまった
機能を有する機能ブロックを備えて構成されることが多
い。

このような、半導体集積回路を自動設計する場合、機能
ブロックについては一応の回路構成を行った後、機能ブ
ロック外の回路との間で例えば、ファンアウト調整等の
入出力間の整合を図ることが行われる。

また、機能ブロックの一部の出力が共通のバスにワイヤ
ードオアされるのに適した出力である場合には、機能ブ
ロックの設計時に、それらの出力を与える出力バッファ
としてイネーブル状態とディセイブル状態とをとり得る
スリーステートバッファ（以下、３ステートバツフアと
いう）が採用される。

［発明が解決しようとする課題］ しかしながら、上述のように機能ブロックの内部のみ着
目して回路素子の選択を行うと、機能ブロックの外に接
続される回路素子の種類によっては、回路規模や伝搬遅
延時間の増大を招くという欠点がある。

例えば、第３図に示した半導体集積回路１は、複数の外
部入力端子２と、これらに対応する入力バッファ３と、
機能ブロック４と、その出力信号５を制御信号６に応じ
て外部に出力する３ステートバツフア７と、外部出力端
子８とを備えている。

この回路１では機能ブロック４の出力信号５が共通のバ
ス上で選択されるのに適した出力であるため、通常バッ
ファ１１の出力を３ステートバツフア１２を介して機能
ブロック４の外部へ出力するようにしている。３ステー
トバツフア１２のイネーブル状態、ディセイブル状態を
指示する制御信号は、バッファ１３から与えられている
。

しかし、この回路、では機能ブロック４の出力が外部駆
動用の３ステートバツフア７を介して外部出力端子８へ
出力されているため、実際には機能ブロック４の３ステ
ートバツフア１２は全く用をなしていない。

また、例えば、第４図に示す回路は、機能ブロック２１
１，２１２の出力信号２３ｔ　、２３２が直接他の論理
回路２２１，２２２に夫々入力されている。この場合に
も、機能ブロック２１ｒ　、　２１２は、その各出力信
号２３１．２３２がワイヤードオアに適したものである
ため、内部のバッファ３１の後段に３ステートバツフア
３３を説け、バッファ３２から制御信号でこれを制御す
るように構成されている。　　　・ しかし、機能ブロック２１１．２１２の出力信号２３ｒ
　、２３２は実際にはワイヤードオアされていないため
、３ステートバツフア３３は用をなしていない。それば
かりでなく、このような構成をとると、論理回路２２１
．２２２の入力が高インピーダンス状態になるのを回避
するために、出力信号２３□、２３２の高インピーダン
ス時に論理回路２２ｒ　、２２２の入力を制御信号２４
１゜２４２によりクランプするクランプ回路２５１゜２
５２を余計に設ける必要がある。

このように、従来の機能ブロックを有する半導体集積回
路では、機能ブロック中心に設計されることにより、多
くの回路素子の無駄が発生し、回路規模及び遅延時間の
増大を招くという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
回路規模及び伝搬遅延時間の増大を防止できる半導体集
積回路を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る半導体信号回路は、複数の回路素子から構
成された所定の機能を有する機能ブロックを内部に備え
た半導体集積回路において、前記機能ブロックは１、少
なくとも一部の出力が２ステート出力であり、且つ、上
記２ステート出力に付随してその出力の有効無効を示す
制御信号を出力するものであることを特徴とする。

［作用］ 本発明によれば、機能ブロックの少なくとも一部の出力
については２ステート出力としているため、従来の３ス
テートバツフアが不要になる分だけ回路規模及び伝搬遅
延時間を小さくできる。また、２ステート出力の有効無
効を示す制御信号を出力するので、外部に３ステートバ
ツフアを設けることにより、これを上記制御信号で制御
することができ、必要に応じて３ステート出力が得られ
るという作用を呈する。

［実施例］ 次に、本発明の実施例について、添付の図面を参照して
具体的に説明する。

第１図は本発明の実施例を示す図である。なお、第１図
において第３図と同一物には同一符号を付して詳しい説
明を省略する。

この半導体集積回路が第３図のものと異なる点は、機能
ブロック４の出力段の３ステートバツフア１２を削除し
、通常のバッファ１１から出力信号５を得るようにした
点である。この出力信号５は、外部駆動用の３ステート
出力バツフア７に入力されている。出力バッファ７の制
御入力には、機能ブロック４から出力される制御信号６
が与えられる。

このように構成することにより、外部出力端子８からは
従来と同様、出力バッファ７で決まる所定の駆動能力の
３ステート出力が得られ、しかも機能ブロック４内の３
ステートバツフア１２が省略された分だけ、回路構成の
簡単化及び伝搬遅延時間の短縮を図ることができる。

例えば、・３ステートバツフアは、３ゲート相当に換算
できるので、８ビツトの該当出力を機能ブロック４が有
していれば、従来方式に比較して２４ゲート相当の規模
の縮小を図ることができ、同出力の遅延時間は３ステ一
トバツフア１段分の遅延時間、例えば、約２ｎｓの高速
化を図ることができるという効果がある。

第２図は本発明の他の実施例を示す図である。

この第２図においても、第４図と対応する部分には同一
符号を付して重複、する部分の説明を省略する。

この回路が第４図の回路と異なる点は、機能ブロック２
１１．２１２内の３ステートバツフア３３と、クランプ
回路２５１，２５２とを削除した点である。

このような構成をとると、機能ブロック２１１゜２１２
の出力バッファとしては通常のバッファ３１を使用でき
るため、その出力は、２ステートで高インピーダンス状
態には制御されない。このような回路構成においては、
出力信号２３１゜２３２に独立して付加された制御信号
２４１゜２４□を特に使用しないため、外部への接続を
行わなければ良い。

この実施例によれば、従来予め設置していた機能ブロッ
ク２１１．２１２内の３ステート出力バツフア３３を削
減でき、高速化を図ることができるのに加えて、従来必
要だった高インピーダンス状態を回避するクランプ回路
２５１．２５２を外部に付加する必要もないため、チッ
プ全体のゲート規模を大幅に低減できる利点がある。

なお、集積回路チップ内で機能ブロックの出力と他の機
能ブロックの３ステート出力とでワイヤード論理を組む
必要がある場合は、機能ブロックの外部に３ステートの
バッファを設け、付加した制御出力により、制御して使
用すれば良い。

［発明の効果］ 以上説明したように本発明は、機能ブロックの少なくと
も一部の出力を２ステート出力、即ち、イネーブル状態
のみに制御し、該出力の有効・無効を示す制御信号を上
記出力に付加することにより、機能ブロック内の３ステ
ートバツフア数を低減し、規模の縮小及び高速化を図る
ことができると共に、必要に応じてワイヤード論理を組
むことも可能であるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係る半導体集積回路のブロッ
ク図、゛第２図は本発明の他の実施例に係る半導体集積
回路のブロック図、第３図及び第４図は従来の半導体集
積回路を夫々示すブロックである。 １；半導体集積回路、２；外部入力端子、３；入力バッ
ファ、４，２１．．２１２；機能ブロック、５．２３ｒ
　、２３２　；出力信号、６，２４□。 ２４２；制御信号、７；外部駆動用の３ステート出力バ
ツフア、８；外部出力端子、１１，１３゜３１．３２．
バッファ、１２．３３；３ステートバツフア、２２１，
２２２　：論理回路、２５１゜２５２；クランプ回路

Claims (1)

【特許請求の範囲】
1. （１）複数の回路素子から構成された所定の機能を有す
   る機能ブロックを内部に備えた半導体集積回路において
   、前記機能ブロックは、少なくとも一部の出力が２ステ
   ート出力であり、且つ、上記２ステート出力に付随して
   その出力の有効無効を示す制御信号を出力するものであ
   ることを特徴とする半導体集積回路。