JPH01270227A - レジスト膜形成方法 - Google Patents
レジスト膜形成方法Info
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- JPH01270227A JPH01270227A JP9897888A JP9897888A JPH01270227A JP H01270227 A JPH01270227 A JP H01270227A JP 9897888 A JP9897888 A JP 9897888A JP 9897888 A JP9897888 A JP 9897888A JP H01270227 A JPH01270227 A JP H01270227A
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- JP
- Japan
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- resist film
- resist
- lower layer
- forming method
- film forming
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- Pending
Links
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Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
レジスト膜形成方法の改良に関し、
レジスト膜の厚さを厚くしても微細なパターンを形成す
ることができる、簡単且つ容易に実施することが可能な
レジスト膜形成方法の提供を目的とし、 レジスト膜を表面に形成し、該レジスト膜の露光、現像
により、該レジスト膜をパターニングするレジスト膜形
成方法であって、単一のレジストを用い、レジスト膜の
プリベーク方法の相違により、該レジスト膜の上層部と
下層部の感度を異なったものにするよう構成する。
ることができる、簡単且つ容易に実施することが可能な
レジスト膜形成方法の提供を目的とし、 レジスト膜を表面に形成し、該レジスト膜の露光、現像
により、該レジスト膜をパターニングするレジスト膜形
成方法であって、単一のレジストを用い、レジスト膜の
プリベーク方法の相違により、該レジスト膜の上層部と
下層部の感度を異なったものにするよう構成する。
本発明は、半導体装置の製造工程のフォトプロセスに係
り、特にレジスト膜形成方法の改良に関するものである
。
り、特にレジスト膜形成方法の改良に関するものである
。
電子ビーム露光によるレジスト膜のパターン形成におい
ては、単一のレジストを用いる場合には、レジストを塗
布した下層からの二次電子や熱の影響により、露光した
レジスト膜を現像した場合には、現像により除去される
レジスト膜の断面形状が傾斜して順テーパになっており
、微細なパターンを連続して形成するためにはレジスト
膜の厚さをパターンの微細度に応じて薄くしなければな
らない。
ては、単一のレジストを用いる場合には、レジストを塗
布した下層からの二次電子や熱の影響により、露光した
レジスト膜を現像した場合には、現像により除去される
レジスト膜の断面形状が傾斜して順テーパになっており
、微細なパターンを連続して形成するためにはレジスト
膜の厚さをパターンの微細度に応じて薄くしなければな
らない。
以上のような状況からレジスト膜の厚さを厚くしても、
微細なパターンを連続して形成することが可能なレジス
ト膜形成方法が要望されている。
微細なパターンを連続して形成することが可能なレジス
ト膜形成方法が要望されている。
従来のレジスト膜形成方法を第３図によりフォトマスク
の場合について工程順に説明する。
の場合について工程順に説明する。
従来のレジスト膜形成方法は、第３図（ａ）に示すよう
に、は石英等からなる透明基板１２ａの表面にクロム等
の遮光被膜１２ｂを形成し、その表面にレジスト膜１１
を塗布形成し、所定の温度でプリベークし、電子ビーム
露光を行っている。
に、は石英等からなる透明基板１２ａの表面にクロム等
の遮光被膜１２ｂを形成し、その表面にレジスト膜１１
を塗布形成し、所定の温度でプリベークし、電子ビーム
露光を行っている。
つぎに、遮光被膜１２ｂの表面に形成したレジスト膜１
１の現像を行うと、第３図（ｂ）に示すように、断面が
順テーパを有するレジスト膜１１のパターンが形成され
る。
１の現像を行うと、第３図（ｂ）に示すように、断面が
順テーパを有するレジスト膜１１のパターンが形成され
る。
このようにして形成したレジスト膜１１をマスクとして
遮光被膜１２ｂをエツチングし、光を透過ずべき部分を
除去している。
遮光被膜１２ｂをエツチングし、光を透過ずべき部分を
除去している。
以上説明の従来のレジスト膜形成方法においては、レジ
スト膜１１の露光・現像を行うと、レジストを塗布した
下層からの二次電子や熱の影響により、第４図に示すよ
うに断面が７０°の順テーパを有するレジスト膜１１の
パターンが形成される。
スト膜１１の露光・現像を行うと、レジストを塗布した
下層からの二次電子や熱の影響により、第４図に示すよ
うに断面が７０°の順テーパを有するレジスト膜１１の
パターンが形成される。
例えばこの場合に透過部と遮光被膜がそれぞれｓ、 ｏ
ｏｏ人幅の連続した微細なパターンを形成するためには
、レジスト膜１１の厚さを３，５７０人（２，５００Ｘ
ｔａｎ３５ ” ）と薄くしなければならならず、レ
ジスト膜１１の厚さが薄い場合には、エツチング処理の
際に透明基板２ａ上に残すべき遮光被膜２ｂの部分がエ
ツチングされる障害が生じるという問題点があった。
ｏｏ人幅の連続した微細なパターンを形成するためには
、レジスト膜１１の厚さを３，５７０人（２，５００Ｘ
ｔａｎ３５ ” ）と薄くしなければならならず、レ
ジスト膜１１の厚さが薄い場合には、エツチング処理の
際に透明基板２ａ上に残すべき遮光被膜２ｂの部分がエ
ツチングされる障害が生じるという問題点があった。
本発明は以上のような状況から、レジスト膜の厚さを厚
くしても微細なパターンを形成することができる、簡単
且つ容易に実施することが可能なレジスト膜形成方法の
提供を目的としたものである。
くしても微細なパターンを形成することができる、簡単
且つ容易に実施することが可能なレジスト膜形成方法の
提供を目的としたものである。
上記問題点は、レジスト膜を表面に形成し、このレジス
ト膜の露光、現像により、このレジスト膜をパターニン
グするレジスト膜形成方法であって、単一のレジストを
用い、レジスト膜のプリベータ方法の相違により、レジ
スト膜の上層部と下層部の感度を異なったものにする本
発明によるレジスト膜形成方法によって解決される。
ト膜の露光、現像により、このレジスト膜をパターニン
グするレジスト膜形成方法であって、単一のレジストを
用い、レジスト膜のプリベータ方法の相違により、レジ
スト膜の上層部と下層部の感度を異なったものにする本
発明によるレジスト膜形成方法によって解決される。
即ち本発明においては、表面に単一のレジスト膜を塗布
し、このレジスト膜の上層部と下層部のプリベーク方法
を異なったものにすることにより、それぞれの層の感度
を異なったものにするため、レジストを塗布した下層か
らの二次電子や熱の影響を受けた場合においても、露光
したレジスト膜を現像した場合に、現像により除去され
るレジスト膜の断面形状が傾斜して順テーパになるのを
防止できるので、漱細なパターンを連続して形成する場
合においても、レジスト膜の厚さを厚くすることが可能
となり、エツチング処理の際に生じる透明基板上に残す
べき遮光被膜の部分がエツチングされる障害を防止する
ことが可能となる。
し、このレジスト膜の上層部と下層部のプリベーク方法
を異なったものにすることにより、それぞれの層の感度
を異なったものにするため、レジストを塗布した下層か
らの二次電子や熱の影響を受けた場合においても、露光
したレジスト膜を現像した場合に、現像により除去され
るレジスト膜の断面形状が傾斜して順テーパになるのを
防止できるので、漱細なパターンを連続して形成する場
合においても、レジスト膜の厚さを厚くすることが可能
となり、エツチング処理の際に生じる透明基板上に残す
べき遮光被膜の部分がエツチングされる障害を防止する
ことが可能となる。
以下第１図〜第２図により本発明の一実施例をフォトマ
スクの場合について説明する。
スクの場合について説明する。
まず、第１図に示すように、フォトマスク２の表面に単
一のフォトレジスト、例えば膜厚９，０００人の東洋曹
達社製のＣＭＳ−ＥＸを塗布し、プリベータを行う。
一のフォトレジスト、例えば膜厚９，０００人の東洋曹
達社製のＣＭＳ−ＥＸを塗布し、プリベータを行う。
このプリベークは第２図に示すような概略構造を有する
プリベーク装置を用いて行う。
プリベーク装置を用いて行う。
このプリベーク装置は、処理室３内の下部に温調プレー
ト４を設け、処理室３の上壁から温度調節した窒素等の
ガスを供給する雰囲気ガス供給口５を有し、側壁には排
気口６が設けられている。
ト４を設け、処理室３の上壁から温度調節した窒素等の
ガスを供給する雰囲気ガス供給口５を有し、側壁には排
気口６が設けられている。
本実施例においては、温調プレート４の温度設定を９０
℃とし、雰囲気ガスの温度を１３０℃としている。
℃とし、雰囲気ガスの温度を１３０℃としている。
このような条件の下でレジスト膜１のプリベータを行う
と、レジスト膜１の下層部１ｂは９０℃で、上層部１ａ
は１３０℃でプリベークされることになる。
と、レジスト膜１の下層部１ｂは９０℃で、上層部１ａ
は１３０℃でプリベークされることになる。
プリベータ後の冷却温度も同様に制御することが可能で
ある。
ある。
このようなプリベークを行うと、レジストの感度は第１
図（ｂ）に細線で示すように、上層部１ａの方が下層部
１ｂよりも高くなり、下層のフォトマスクからのエネル
ギーは点線で示すように、下層部１ｂの方が上層部１ａ
よりも高くなり、互いに相殺されるようになる。
図（ｂ）に細線で示すように、上層部１ａの方が下層部
１ｂよりも高くなり、下層のフォトマスクからのエネル
ギーは点線で示すように、下層部１ｂの方が上層部１ａ
よりも高くなり、互いに相殺されるようになる。
このレジスト膜１を現像すると、第１図（Ｃ）に示すよ
うに、はぼ垂直にパターニングすることができるので、
レジスト膜１の膜厚を必要なだけ厚くしても、形成する
パターンの微細化の障害とはならなくなる。
うに、はぼ垂直にパターニングすることができるので、
レジスト膜１の膜厚を必要なだけ厚くしても、形成する
パターンの微細化の障害とはならなくなる。
以上の説明から明らかなように本発明によれば極めて簡
単なプリベーク方法の相違により、レジスト膜の上層部
と下層部の感度を異なったものとし、レジストを塗布し
た下層からの二次電子や熱の影響と相殺することにより
、テーバの角度の小さな断面形状を形成することが可能
となり、レジスト膜の膜厚を厚くしても、微細なライン
及びスペースを有する遮光被膜のパターニングを行うこ
とが可能となる等の利点があり、著しい経済的及び、信
頼性向上の効果が期待でき工業的には極めて有用なもの
である。
単なプリベーク方法の相違により、レジスト膜の上層部
と下層部の感度を異なったものとし、レジストを塗布し
た下層からの二次電子や熱の影響と相殺することにより
、テーバの角度の小さな断面形状を形成することが可能
となり、レジスト膜の膜厚を厚くしても、微細なライン
及びスペースを有する遮光被膜のパターニングを行うこ
とが可能となる等の利点があり、著しい経済的及び、信
頼性向上の効果が期待でき工業的には極めて有用なもの
である。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は本発明による一実施例に用いるプリベーク装置
を示す概略構造図、 第３図は従来のレジスト膜形成方法を工程順に示す側断
面図、 第４図は従来のレジスト膜形成方法の問題点を示す側断
面図、 である。 図において、 １はレジスト膜、 １ａは上層部、 １ｂは下層部、 ２はフォトマスク、 ３は処理室、 ４は温調プレート、 ５は雰囲気ガス供給口、 ６は排気口、 を示す。 （ａｌ レジストの塗布及びプリベーク偽）電子ビー
ム露光 ＋ｃ＋ レジスト膜の現像 本発明による一実施例を工程順に示す側断面図第１図 本発明による一実施例に用いるプリベーク装置を示す概
略構造図第 ２ 図
、 第２図は本発明による一実施例に用いるプリベーク装置
を示す概略構造図、 第３図は従来のレジスト膜形成方法を工程順に示す側断
面図、 第４図は従来のレジスト膜形成方法の問題点を示す側断
面図、 である。 図において、 １はレジスト膜、 １ａは上層部、 １ｂは下層部、 ２はフォトマスク、 ３は処理室、 ４は温調プレート、 ５は雰囲気ガス供給口、 ６は排気口、 を示す。 （ａｌ レジストの塗布及びプリベーク偽）電子ビー
ム露光 ＋ｃ＋ レジスト膜の現像 本発明による一実施例を工程順に示す側断面図第１図 本発明による一実施例に用いるプリベーク装置を示す概
略構造図第 ２ 図
Claims (1)
- レジスト膜を表面に形成し、該レジスト膜の露光、現
像により、該レジスト膜をパターニングするレジスト膜
形成方法であって、単一のレジストを用い、レジスト膜
（１）のプリベーク方法の相違により、該レジスト膜（
１）の上層部（１ａ）と下層部（１ｂ）の感度を異なっ
たものにすることを特徴とするレジスト膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9897888A JPH01270227A (ja) | 1988-04-20 | 1988-04-20 | レジスト膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9897888A JPH01270227A (ja) | 1988-04-20 | 1988-04-20 | レジスト膜形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270227A true JPH01270227A (ja) | 1989-10-27 |
Family
ID=14234108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9897888A Pending JPH01270227A (ja) | 1988-04-20 | 1988-04-20 | レジスト膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011666A3 (en) * | 1999-08-11 | 2001-08-16 | Adc Telecommunications Inc | Method of etching a wafer layer using multiple layers of the same photoresistant material and structure formed thereby |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150079A (en) * | 1978-05-18 | 1979-11-24 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming pattern |
| JPS63202025A (ja) * | 1987-02-17 | 1988-08-22 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1988
- 1988-04-20 JP JP9897888A patent/JPH01270227A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150079A (en) * | 1978-05-18 | 1979-11-24 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming pattern |
| JPS63202025A (ja) * | 1987-02-17 | 1988-08-22 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011666A3 (en) * | 1999-08-11 | 2001-08-16 | Adc Telecommunications Inc | Method of etching a wafer layer using multiple layers of the same photoresistant material and structure formed thereby |
| US6316282B1 (en) | 1999-08-11 | 2001-11-13 | Adc Telecommunications, Inc. | Method of etching a wafer layer using multiple layers of the same photoresistant material |
| US6469361B2 (en) | 1999-08-11 | 2002-10-22 | Adc Telecommunications, Inc. | Semiconductor wafer |
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