JPH01269331A - 速度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル通信網で使用される速度変換回路
に関する。

（従来の技術） ディジタル信号の送受信は、語同期をとって行うのか一
般的である。即ち、送信側では所定のデータ系列に固定
パターンを付加挿入した伝送フレームを送信し、受信側
では固定パターンによってフレーム同期、つまり語同期
を確立しその固定パターンを除去して元のデータ系列へ
戻す方式である。本発明か対象とする速度変換回路は、
このようなデータ通信において固定パターンの挿入　除
去の操作をする際に必要となるものである。この種の速
度変換回路には、速度変換を必要とする信号処理回路の
入力側へ供給する動作クロックの供給形態によって、当
該速度変換回路で動作クロックを発生しそれを信号処理
回路へ供給するとともに入力データ源へも供給するコン
トラディレクショナル（Ｃｏｎｔｒａ−Ｄｉｒｅｃｔｉ
ｏｎａｌ　）タイプのものと、信号処理回路が入力デー
タ源からデータと共に動作クロックの供給を受けるコデ
ィレクショナル（Ｃｏ−Ｄｉｒｅｃｔｉｏｎａｌ　）タ
イプのものとがあり、いずれのタイプにおいても信号処
理回路の出力側の動作クロックは当該速度変換回路が生
成することは周知の通りである。

第２図は従来の速度変換回路の構成例を示し、第２図（
Ａ）はコン１へラティレクショナルタイプのもの、第２
図（Ｂ）はコテイレクショナルタイプのものをそれぞれ
示す。第２図において、１は信号処理回路、６は位相比
較器、７はローパスフィルタ、８は１ｎ分周器、９はｎ
分周器、１０は電圧制御発振器、１１はクロック発振器
である。

信号処理回路１は、速度変換を必要とする任意の回路で
あって、送信側で言えは例えは誤り訂正符号器やフレー
ム生成回路等である。この信号処理回路１は、入力クロ
ックとしてクロック発生器１１（第２図（Ａ））または
入力データ源（第２図（Ｂ））からｍΔｆなる周波数の
クロックの供給を受り、また出力クロックとして電圧制
御発振器１０からｎ７１！ｌｆなる周波数のクロックの
供給を受け、入力データに対しその速度をｎ　／　ｍ倍
したデータを出力する。ここに、ｍ、ｎは自然数、Δｆ
は入出力クロック周波数の最大公約数となる周波数であ
る。

位相比較器６、ローパスフィルタ７、電圧制御発振器１
０およびｎ分周器９からなる閉ループは周知の位相同期
回路（ＰＬＬ）であって、このＰＬＬが位相同期すべき
信号はｍ分周器８の出力となっている。ｍ分周器８の入
力は信号処理回路１の入力クロックそのものである。即
ち、信号処理回路１の出力クロックは、ｍ分周器８およ
びｎ分周器９によって入出力クロックを両者の最大公約
数Δｆにまで分周したものについて位相比較器６で位相
比較し、その結果をローパスフィルタ７て平滑化して電
圧制御発振器１０に帰還制御をかけ位相同期を行うこと
によって生成される。

（発明が解決しようとする課題） ところで、この種の速度変換回路では、信号の伝送効率
を低下さぜないために、特に送信側では固定パターンの
挿入前後における信号の速度比はてきるたけ１に近いこ
とが望まれるので、多くの場合入出力クロツク眉波数の
最大公約数は極めて小さい。そうすると、従来の速度変
換回路では、ｍ分周器８やｎ分周器９で大きな分周を行
うことになるので、ＰＬＬが極めて狭帯域となり同期引
込みが困難となる。また、電圧制御発振器１０の出力、
即ち出力クロックはその内部位相雑音の影響を受は位相
シックを含むが、狭帯域ＰＬしてはこの位相ジッタが顕
著となり、解決困難な問題を生ずる。さらに、狭帯域Ｐ
ＬＬでは、ローパスフィルタに用いる抵抗やコンデンサ
等が大形化するので、装置の小型１ヒが困２＋ｕである
、等種々の問題点がある。

本発明は、このような従来の問題点に鑑みなされたもの
で、その目的は、１に非常に近い速度比の速度変換が簡
単に行えるとともに、小型化を可能にする速度変換回路
を提供することにある。

（課題を解決するための手段） 前記目的を達成するために、本発明の速度変換回路は次
の如き構成を有する。

即ち、本発明の速度変換回路は、信号処理回路の入力ク
ロックと出力クロックの関係を規定して当該信号処理回
路の入力データと出力データの速度比がｎ／ｍ（ｍ、’
ｎは自然数）となるようにする速度変換回路であって；
　この速度変換回路は、前記信号処理回路へ供給する周
波数ｍΔｆの前記入力クロックを発生ずる又は前記信号
処理回路へ外部から供給される周波数ｍＡｆの前記入力
クロックと同一の周波数のクロックを発生する第１のデ
ィジタル制御発振器と、　前記信号処理回路へ供給する
周波数ｎΔｆの前記出力クロック（Δｆり１コック周波
数の最大公約数となる周波数）を発生ずる第２のディジ
タル制御発振器と、　前記第］および第２のディジタル
制御発振器を駆動する高速クロックを発生する高速クロ
ック発生器と。

を備え、前記第］および第２のディジタル制御発振器は
、前記高速クロックかサンプルパルス列として入力され
］サンプル期間の遅延操作を行う遅延器と、　前記遅延
器の出力と外部から供給される制御値との２進加算を行
い、その結果を外部へ出力するとともに前記遅延器へ帰
還出力する加算器と、　て構成され、前記制御値は、前
記第１のディジタル制御発振器では値ｍてあり、前記第
２のディジタル制御発振器では値ｎであることを特徴と
するものである。

（作　用） 次に、前記のり［１＜　Ｗｊｌ成される本発明の速度変
換回路の作用を説明する。

速度変換回路には、コン１へラテイレクショナルタイプ
のものと、コデイレクショナルタイプのものとかある。

本発明では、コントラテイレクショナルタイプにおいて
は第１のディジタル制御発振器か信号処理回路の入力ク
ロックを発生ずる。

即ち、この場合には、高速クロック発生器は一定周波数
１８の高速クロックを発生ずる独立した発振器であって
、その高速クロックを第１および第２のディジタル制御
発振器へ供給することになる。つまり、従来のようなＰ
　Ｌ　Ｌを必要としない構成となり、完全にディジタル
回路のみて実現できるのであり、小型化が可能であって
、信頼性か一段と向」二するのである。

一方、コティレクショナルタイプにおいては第１のディ
ジタル制御発振器は信号処理回路ヘデータ源から入力デ
ータと共に供給される入力クロックと同一の周波数のク
ロックを発生ずる。即ち、この場合には、信号処理回路
の入力側に位相同期ループか構成され、第１のディジタ
ル制御発振器の出力クロックと信号処理回路の入力クロ
ックとの位相比較をし、その結果に基つき高速クロック
発生器の発振周波数を制御し一定周波数１８の高速クロ
ックを得、それを第１および第２のディジタル制御発振
器へ供給することになる。しかし、ここで注意すべきこ
とは、位相同期ループに従来の如き分周器が含まれず、
広帯域の位相同期ループとなっていることである。その
結果、同期引込みの困ｈ【性か解消され、またこのルー
プての高速クロック発生器は電圧制御発振器となるかそ
の内部位相雑音の出力クロックへ与える影響は軽微なも
のとなる。

また、ディジタル制御発振器は、高速クロックに従って
１−リーンプル期間、即ち１段の遅延繰作を行う遅延器
と、この遅延器の出力と制御値との２進加算を行いその
結果を遅延器へ帰還する加算器とからなるディジタル積
分回路で構成される。

今、制御値を１（、加算器の段数をＬとすると、ディジ
タル制御発振器の最」三位ヒッ１へ出力周波数は ｆ　ｙ　＝　］（］Ｌ−Ｌ−＝ｋ　　Δｆ　　　　　　
　　　　（］）２１′ となる。即ち、制御値ｋを適宜に設定することによって
Δｆの任意の整数倍の周波数のクロックを発生でき、し
かも加算器の段数りを太きぐすることによってΔｆはい
くらでも小さくてきる。つ訣り、１に限りなく近い速度
比が簡単に実現できることか理解できる。

（実　施　例） 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例に係る速度変換回路を示し、
第１図（Ａ）はコントラディレクショナルタイプのもの
、第１図（Ｂ）はコティレクショナルタイプのものをそ
れぞれ示す。

本発明の速度変換回路は、第１図に示すように、信号処
理回路］の入力側と出力側にディジタル制御発振器２ａ
、同２ｂをそれぞれ設り、これらに高速クロック発生器
３ａ（電圧制御発振器３ｂ）から高速クロックを供給す
るようにしたものである。そして、コンｌ〜ラティレク
ショナルタイプ（第１図（Ａ））においては、ディジタ
ル制御発振器２ａが信号処理回路１０入カクロツク（周
波数ｍΔｆ）を発生し、ディジタル制御発振器２ｂが出
力クロック（周波数ｎΔｆ）を発生する。一方、コディ
レクショナルタイプ（第１図（Ｂ））においては、信号
処理回路１の入力クロックはデータ源から入力データと
共に供給されるから、信号処理回路１の入力側には位相
比較器６、ローパスフィルタ７、電圧制御発振器３ｂお
よびディジタル制御発振器２ａからなる位相同期回路（
ＰＬＬ）が構成される。このＰＬＬでは電圧制御発振器
３ｂは所定の高速クロックを発生するために逓倍動作を
しているのであって、このことは当該ＰＬＬループが広
帯域となることを示すものである。

ディジタル制御発振器２ａ　（２ｂ）は、第１図（Ａ）
に詳示するように、高速クロックに従って１サンプル期
間、即ち１段の遅延操作を行う遅延器４と、この遅延器
４の出力と外部から与えられる制御値（ｍ又はｎ）との
２進加算を行い、その結果を外部へ出力するとともに遅
延器４へ帰還出力する加算器５とからなるディジタル積
分回路で構成される。

加算器５の出力、つまりディジタル制御発振器（２ａ、
２ｂ）の出力のうち最上位ヒラ１へ出力周波数は、高速
クロックの周波数をｆｓ、制御値を１（、加算器５の段
数をＬとすれば、前記式（１）で与えられる。即ち、制
御値ｋを適宜に設定することによってΔｆの任意の整数
倍の周波数のクロックを発生でき、しかも加算器５の段
数りを大きくすることによってΔｆはいくらでも小さく
てきる。

つまり、１に限りなく近い速度比が簡単に実現できるこ
とが理解できる。

そして、第１図（Ａ）に示ずコン１へラデイレクショナ
ルタイプにおいては、従来のようなＰＬＬを必要としな
い構成となり、完全にディジタル回路のみて実現できる
のてあり、小型化が可能であって、信頼性が一段と向上
するのである。また、第１図（Ｂ）に示すコデイレクシ
ョナルタイプにおいては、従来の如き分周器が含まれず
、広帯域の位相同期ループとなっているのて、同期引込
みの困難性が解消され、電圧制御発振器３ｂが出力する
高速クロックに与える内部位相雑音の影響は軽微なもの
となる。

］　１ （発明の効果） 以上説明したように、本発明の速度変換回路によれば、
速度変換を必要とする信号処理回路の入力側と出力側の
それぞれにディジタル制御発振器を設け、これら発振器
を共通の高速クロッつて駆動するようにしたのて、従来
実現が困難であり、かつ実現の要望が大きかった１に非
常に近い速度比が簡単に実現できる。そして、コントラ
ディレクショナルタイプのものでは、完全にディジタル
回路のみで実現できるので、小型化が可能であり、信頼
性が一段と向上する。また、コデイレクショナルタイプ
のものでは、位相同期ループは広帯域となるので、従来
のような同期引込みの困難性が解消される、等の種々の
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る速度変換回路の構成ブ
ロック図、第２図は従来の速度変換回路の構成ブロック
図である。 １・・・信号処理回路、　２　ａ　、’　２　ｂ・・・
・・・ディジタル制御発振器、　３ａ・・・・高速クロ
ック発生器、３ｂ・・・・電圧制御発振器、　４　　・
遅延器、５・　加算器、　６・・　位相比較器、　７・
・・ローパスフィルタ。 代理人　弁理士　　八　幡　　義　博

Claims (1)

【特許請求の範囲】
1. 信号処理回路の入力クロックと出力クロックの関係を規
   定して当該信号処理回路の入力データと出力データの速
   度比がｎ／ｍ（ｍ、ｎは自然数）となるようにする速度
   変換回路であって；この速度変換回路は、前記信号処理
   回路へ供給する周波数ｍΔｆの前記入力クロックを発生
   する又は前記信号処理回路へ外部から供給される周波数
   ｍΔｆの前記入力クロックと同一の周波数のクロックを
   発生する第１のディジタル制御発振器と；前記信号処理
   回路へ供給する周波数ｎΔｆの前記出力クロック（Δｆ
   は入出力クロック周波数の最大公約数となる周波数）を
   発生する第２のディジタル制御発振器と；前記第１およ
   び第２のディジタル制御発振器を駆動する高速クロック
   を発生する高速クロック発生器と；を備え、前記第１お
   よび第２のディジタル制御発振器は、前記高速クロック
   がサンプルパルス列として入力され１サンプル期間の遅
   延操作を行う遅延器と；前記遅延器の出力と外部から供
   給される制御値との２進加算を行い、その結果を外部へ
   出力するとともに前記遅延器へ帰還出力する加算器と；
   で構成され、前記制御値は、前記第１のディジタル制御
   発振器では値ｍであり、前記第２のディジタル制御発振
   器では値ｎであることを特徴とする速度変換回路。