JPH01268051A - 半導体装置 - Google Patents
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- JPH01268051A JPH01268051A JP9550388A JP9550388A JPH01268051A JP H01268051 A JPH01268051 A JP H01268051A JP 9550388 A JP9550388 A JP 9550388A JP 9550388 A JP9550388 A JP 9550388A JP H01268051 A JPH01268051 A JP H01268051A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 239000000463 material Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 abstract description 5
- 229910010271 silicon carbide Inorganic materials 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910005540 GaP Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000009835 boiling Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にバイポーラ−ＣＭＯ
３形半導体装置の高速化に適用して有効な技術に関する
ものである。
３形半導体装置の高速化に適用して有効な技術に関する
ものである。
ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴ
からなるＣ Ｍ ＯＳ （Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍ Ｏ８）回路とバイポーラ・トランジスタとを同一
チップ上に混在させたバイポーラ−ＣＭＯ３形半導体装
置（以下、パイ−ＣＭＯ３という）については、例えば
、「アイ・イー・デイ−・エム、 １９８５年、テクニ
カルダイジェスト（［ＤＭ、 １９８５． Ｔｅｃｈｎ
−ｉｃａｌ Ｄｉｇｅｓｔ、） Ｊ Ｐ ４２３〜Ｐ
４２６に記載がある。
からなるＣ Ｍ ＯＳ （Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍ Ｏ８）回路とバイポーラ・トランジスタとを同一
チップ上に混在させたバイポーラ−ＣＭＯ３形半導体装
置（以下、パイ−ＣＭＯ３という）については、例えば
、「アイ・イー・デイ−・エム、 １９８５年、テクニ
カルダイジェスト（［ＤＭ、 １９８５． Ｔｅｃｈｎ
−ｉｃａｌ Ｄｉｇｅｓｔ、） Ｊ Ｐ ４２３〜Ｐ
４２６に記載がある。
本発明者は、上記パイ−ＣＭ ＯＳの高速化について検
討した。以下は、本発明者によって検討された技術であ
り、その概要は、下記の通りである。
討した。以下は、本発明者によって検討された技術であ
り、その概要は、下記の通りである。
すなわち、パイ−ＣＭＯＳは、バイポーラの高速性とＣ
ＭＯ３の低消費電力とを併せ持つ利点を備えていること
から、コンピュータのＣＰＵやマイクロプロセッサなど
への利用が注目され、より一層の高速性が求められてい
る。
ＭＯ３の低消費電力とを併せ持つ利点を備えていること
から、コンピュータのＣＰＵやマイクロプロセッサなど
への利用が注目され、より一層の高速性が求められてい
る。
一方、ＣＭＯ３では、従来より低温時の動作特性につい
ての研究が活発になされており、例えば、液体窒素の沸
点である７７’Ｋ（−１９６℃）近傍では、キャリヤの
表面移動度の増加により、室温動作時よりも２〜３倍高
速になることが知られている。
ての研究が活発になされており、例えば、液体窒素の沸
点である７７’Ｋ（−１９６℃）近傍では、キャリヤの
表面移動度の増加により、室温動作時よりも２〜３倍高
速になることが知られている。
そこで、６ＭＯ８の低温動作特性をパイ−ＣＭＯ８に適
用すれば、パイ−ＣＭＯ３の高速化が達成されるものと
期待される。
用すれば、パイ−ＣＭＯ３の高速化が達成されるものと
期待される。
ところが、パイ−ＣＭ ＯＳは、下記の理由により、低
温では動作しなくなってしまうという欠点がある。
温では動作しなくなってしまうという欠点がある。
すなわち、バイポーラ・トランジスタの電流増幅率（ｈ
ｐε）は、エミッタからベースへの少数キャリヤの注入
によって決まるため、適正な電流増幅率（ｈＰ！＝数１
０〜数１００）を得るためには、エミッタの不純物濃度
をベースの不純物濃度よりも２〜３桁高くする必要があ
る。
ｐε）は、エミッタからベースへの少数キャリヤの注入
によって決まるため、適正な電流増幅率（ｈＰ！＝数１
０〜数１００）を得るためには、エミッタの不純物濃度
をベースの不純物濃度よりも２〜３桁高くする必要があ
る。
一方、半導体の禁制帯幅（バンドギャップ）は不純物濃
度によって規制され、シリコンの場合には、不純物濃度
が高くなるにつれて禁制帯幅が次第に狭くなる。
度によって規制され、シリコンの場合には、不純物濃度
が高くなるにつれて禁制帯幅が次第に狭くなる。
ところが、上記電流増幅率（ｈｐａ） は、エミッタ
とベースとの禁制帯幅の差（ΔＥ、） 、温度（Ｔ）に
対し、下記の式〔１〕 ｈｐｉ” ｅ ｘ ｐ （Ｅｃ／ ｋ Ｔ） （１
）（Ｔ：絶対温度、に：ボルッマン定数）で示される関
係にあるため、バイポーラ・トランジスタを、例えば、
７７゜Ｋで動作させた場合にはｈｐｇ＜１０となってし
まい、正常な動作特性が得られなくなる。
とベースとの禁制帯幅の差（ΔＥ、） 、温度（Ｔ）に
対し、下記の式〔１〕 ｈｐｉ” ｅ ｘ ｐ （Ｅｃ／ ｋ Ｔ） （１
）（Ｔ：絶対温度、に：ボルッマン定数）で示される関
係にあるため、バイポーラ・トランジスタを、例えば、
７７゜Ｋで動作させた場合にはｈｐｇ＜１０となってし
まい、正常な動作特性が得られなくなる。
以上のことから、シリコン単結晶からなる基板内に形成
されたパイ−ＣＭＯ３は、室温ではバイポーラの高駆動
能力によってＣＭＯ３の二倍の高速性能を発揮するにも
かかわらず、低温ではバイポーラ・トランジスタが動作
しなくなってしまうため、パイーＣＭＯ３本来の特性を
発揮することができない。
されたパイ−ＣＭＯ３は、室温ではバイポーラの高駆動
能力によってＣＭＯ３の二倍の高速性能を発揮するにも
かかわらず、低温ではバイポーラ・トランジスタが動作
しなくなってしまうため、パイーＣＭＯ３本来の特性を
発揮することができない。
本発明は、上記した問題点に着目してなきれたものであ
り、その目的は、パイ−ＣＭＯ３の低温動作特性を向上
させることができる技術を提供することにある。
り、その目的は、パイ−ＣＭＯ３の低温動作特性を向上
させることができる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、バイポーラ・トランジスタのエミッタを、ベ
ースを構成する半導体材料よりも広い禁制帯幅の半導体
材料で構成したパイ−ＣＭ ＯＳである。
ースを構成する半導体材料よりも広い禁制帯幅の半導体
材料で構成したパイ−ＣＭ ＯＳである。
上記した手段によれば、前記式（１）
％式％（１）
において、Ｅｃ の値を負にすることができるため、低
温動作時においてもバイポーラ・トランジスタの電流増
幅率（ｂＢ） を適正値Ｃｈｖ！＝数１０〜数１００）
に維持することができる。
温動作時においてもバイポーラ・トランジスタの電流増
幅率（ｂＢ） を適正値Ｃｈｖ！＝数１０〜数１００）
に維持することができる。
第１図は本発明の一実施例である半導体装置の要部を示
す半導体基板の断面図、第２図はこの半導体装置の回路
図、第３図はこの半導体装置の遅延時間と動作温度との
関係を示すグラフ図である。
す半導体基板の断面図、第２図はこの半導体装置の回路
図、第３図はこの半導体装置の遅延時間と動作温度との
関係を示すグラフ図である。
本実施例は、２人力ＮＡＮＤ回路に適用されたパイ−Ｃ
ＭＯ３であり、第２図に示すように、バイポーラ２素子
（Ｑｌ、 Ｑ２）と、ＭＯＳ７素子（Ｑ、〜Ｑ、）とか
ら構成されている。
ＭＯ３であり、第２図に示すように、バイポーラ２素子
（Ｑｌ、 Ｑ２）と、ＭＯＳ７素子（Ｑ、〜Ｑ、）とか
ら構成されている。
第１図は、この半導体装置の断面構造の一部を示し、半
導体基板（以下、基板という）１の活性素子領域には、
バイポーラ素子Ｑ＋、りチャネルＭＯ３素子Ｑ３および
ｎチャネルＭＯ３素子Ｑ。
導体基板（以下、基板という）１の活性素子領域には、
バイポーラ素子Ｑ＋、りチャネルＭＯ３素子Ｑ３および
ｎチャネルＭＯ３素子Ｑ。
が形成され、フィールド絶縁膜２．２によって互いに分
離されている。
離されている。
基板１は、所定の抵抗値を有するｐ形シリコン単結晶か
らなり、バイポーラ素子Ｑ１ およびｐチャネルＭＯ５
素子Ｑ３ の下方には、ｎ＋形埋込層３．３とｎ形つェ
ル４．４とがそれぞれ形成されている。
らなり、バイポーラ素子Ｑ１ およびｐチャネルＭＯ５
素子Ｑ３ の下方には、ｎ＋形埋込層３．３とｎ形つェ
ル４．４とがそれぞれ形成されている。
ｎ形つェル４の上に形成されたｐチャネルＭＯ３素子Ｑ
、およびｐ゛形エピタキシャル層５の上に形成されたｐ
チャネルＭＯ３素子Ｑ７ は、低抵抗ポリシリコンなど
からなるゲート電極６ａ、６ｂと拡散層７ａ、７ｂ、８
ａ、８ｂとから構成され、ｐチャネルＭＯ３素子Ｑ、の
ソースおよびドレイン電極を構成する拡散層７ａ、’８
ａは、ホウ素（Ｂ）イオンなどを、また、ｎチャネルＭ
Ｏ３素子Ｑ、のソースおよびドレイン電極を構成する拡
散層７ｂ、３ｂは、ヒ素（Ａｓ）イオンなどをそれぞれ
自己整合的に注入して形成したものである。
、およびｐ゛形エピタキシャル層５の上に形成されたｐ
チャネルＭＯ３素子Ｑ７ は、低抵抗ポリシリコンなど
からなるゲート電極６ａ、６ｂと拡散層７ａ、７ｂ、８
ａ、８ｂとから構成され、ｐチャネルＭＯ３素子Ｑ、の
ソースおよびドレイン電極を構成する拡散層７ａ、’８
ａは、ホウ素（Ｂ）イオンなどを、また、ｎチャネルＭ
Ｏ３素子Ｑ、のソースおよびドレイン電極を構成する拡
散層７ｂ、３ｂは、ヒ素（Ａｓ）イオンなどをそれぞれ
自己整合的に注入して形成したものである。
また、図示はしないが、他のｐチャネルＭＯＳ素子Ｑ＝
、 Ｑ９ 、およびｎチャネルＭＯ８素子Ｑ、。
、 Ｑ９ 、およびｎチャネルＭＯ８素子Ｑ、。
Ｑ ａ 、 Ｑ ｓ もそれぞれ同様の構成となって
いる。
いる。
一方、バイポーラ素子Ｑ１ のコレクタは、ｎ。
形埋込層３とｎ゛形形成散層らなるコレクタ取出し領域
９とによって構成され、ベースは、ｎ形つェル４の上に
形成されたｎ３形拡散層１０によって構成されている。
９とによって構成され、ベースは、ｎ形つェル４の上に
形成されたｎ３形拡散層１０によって構成されている。
エミッタは、上記ベースを構成するｎ゛形形成散層１０
禁制帯幅よりも広い禁制帯幅を有するシリコンカーバイ
ド（ＳｉＣ）層１１によって構成され、例えば、スパッ
タ法などを用いてｎ゛形拡散層ｌＯの表面に被着したシ
リコンカーバイド薄膜を所定形状にパターニングして形
成したものである。
禁制帯幅よりも広い禁制帯幅を有するシリコンカーバイ
ド（ＳｉＣ）層１１によって構成され、例えば、スパッ
タ法などを用いてｎ゛形拡散層ｌＯの表面に被着したシ
リコンカーバイド薄膜を所定形状にパターニングして形
成したものである。
また、図示はしないが、バイポーラ素子Ｑ２ も上記
バイポーラ素子Ｑ１ と同様の構成となっている。
バイポーラ素子Ｑ１ と同様の構成となっている。
なお、ｎ゛形形成散層１０りも広い禁制帯幅を有するエ
ミッタ構成材料は、上記シリコンカーバイドに限定され
るものではな（、ガリウム・ヒ素（Ｑａ−ＡＳ）、ガリ
ウム・リン（Ｇａ−Ｐ）あるいは酸素をドープしたポリ
シリコンやアモルファスシリコンなどを用いてもよい。
ミッタ構成材料は、上記シリコンカーバイドに限定され
るものではな（、ガリウム・ヒ素（Ｑａ−ＡＳ）、ガリ
ウム・リン（Ｇａ−Ｐ）あるいは酸素をドープしたポリ
シリコンやアモルファスシリコンなどを用いてもよい。
上記バイポーラ素子Ｑ、、 Ｑ、とＭＯ３Ｏ３素子−３
〜Ｑからなるパイ−ＣＭＯ３が形成された基板１の表面
には、リンケイ酸ガラス（ＰＳＧ）などの絶縁膜１２が
被着され、その所定箇所に開口されたコンタクトホール
】３を介してＡβ配線１４と各素子の電極とが電気的に
接続されている。。
〜Ｑからなるパイ−ＣＭＯ３が形成された基板１の表面
には、リンケイ酸ガラス（ＰＳＧ）などの絶縁膜１２が
被着され、その所定箇所に開口されたコンタクトホール
】３を介してＡβ配線１４と各素子の電極とが電気的に
接続されている。。
次に、上記パイ−ＣＭＯ３からなる２人力ＮＡＮＤ回路
を所定の温度で動作した場合の遅延時間と動作温度との
関係は、第３図の通りである。
を所定の温度で動作した場合の遅延時間と動作温度との
関係は、第３図の通りである。
すなわち、実線で示すように、室温である２９３°Ｋ（
２０℃）で動作したときの遅延時間は、約０．８ｎＳで
あるが、動作温度を下げていくにつれて次第に遅延時間
が低減し、液体窒素の沸点である７７゜Ｋでは、約Ｑ、
４ ｎ ｓと、はぼ１／２に改善される。
２０℃）で動作したときの遅延時間は、約０．８ｎＳで
あるが、動作温度を下げていくにつれて次第に遅延時間
が低減し、液体窒素の沸点である７７゜Ｋでは、約Ｑ、
４ ｎ ｓと、はぼ１／２に改善される。
これは、ＣＭＯ３ＩＩ’ｌＳにおいては、動作温度が下
がるにつれ、多数キャリヤの表面移動度が増加するため
に高速動作が可能となり、また、バイポーラ部において
は、エミッタとベースとの禁制帯幅の差ΔＥａが負にな
るために低温下においても電流増幅率（ｈｐｇ） が適
正値（数１０〜数１００）に維持され、パイ−ＣＭＯＳ
全体としては、低温動作特性が向上することになるから
である。
がるにつれ、多数キャリヤの表面移動度が増加するため
に高速動作が可能となり、また、バイポーラ部において
は、エミッタとベースとの禁制帯幅の差ΔＥａが負にな
るために低温下においても電流増幅率（ｈｐｇ） が適
正値（数１０〜数１００）に維持され、パイ−ＣＭＯＳ
全体としては、低温動作特性が向上することになるから
である。
これに対し、バイポーラ・トランジスタのエミッタをシ
リコン拡散層などによって構成した従来のパイ−ＣＭＯ
３では、破線で示すように、動作温度が下がるにつれて
電流増幅率（ｈｐｉ）が低下し、例えば、２００°Ｋ（
−７３℃）近傍でｈｐｇく１０となってしまうため、Ｃ
ＭＯ３部の動作特性が向上するにもかかわらず、パイ−
ＣＭＯＳ全体としての遅延時間は温度の低下とともに次
第に増大し、７７゜Ｋでは動作しなくなる。
リコン拡散層などによって構成した従来のパイ−ＣＭＯ
３では、破線で示すように、動作温度が下がるにつれて
電流増幅率（ｈｐｉ）が低下し、例えば、２００°Ｋ（
−７３℃）近傍でｈｐｇく１０となってしまうため、Ｃ
ＭＯ３部の動作特性が向上するにもかかわらず、パイ−
ＣＭＯＳ全体としての遅延時間は温度の低下とともに次
第に増大し、７７゜Ｋでは動作しなくなる。
以上のように、バイポーラ・トランジスタのエミッタを
、ベースを構成する半導体材料よりも広い禁制帯幅の半
導体材料で構成した本実施例のパイ−ＣＭＯ３は、これ
を低温で動作させることにより、室温で動作させた場合
に比して遅延時間を大幅に低減させることができる、と
いう優れた効果が得られる。
、ベースを構成する半導体材料よりも広い禁制帯幅の半
導体材料で構成した本実施例のパイ−ＣＭＯ３は、これ
を低温で動作させることにより、室温で動作させた場合
に比して遅延時間を大幅に低減させることができる、と
いう優れた効果が得られる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実・施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
具体的に説明したが、本発明は、前記実・施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
例えば、エミッタおよびベースを構成する半導体材料と
して、シリコン（エミッタ）／シリコン・ゲルマニウム
（Ｓｉ−Ｇｅ）（ベース）するいは、アモルファスシリ
コン（エミッタ）／シリコン（ベース）などの組合わせ
を用いた場合においても、エミッタとベースとの禁制帯
幅の差ΔＥＧを負にすることができる。
して、シリコン（エミッタ）／シリコン・ゲルマニウム
（Ｓｉ−Ｇｅ）（ベース）するいは、アモルファスシリ
コン（エミッタ）／シリコン（ベース）などの組合わせ
を用いた場合においても、エミッタとベースとの禁制帯
幅の差ΔＥＧを負にすることができる。
また、実施例ではゲート回路に適用した場合について説
明したが、メモリ回路にも適用できることはいうまでも
ない。
明したが、メモリ回路にも適用できることはいうまでも
ない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、パイ−ＣＭＯ３の一部を構成するバイポーラ
・トランジスタのエミッタを、ベースを構成する半導体
材料の禁制帯幅よりも広い禁制帯幅を有する半導体材料
で構成することにより、パイ−ＣＭＯ３の高速化が達成
される。
・トランジスタのエミッタを、ベースを構成する半導体
材料の禁制帯幅よりも広い禁制帯幅を有する半導体材料
で構成することにより、パイ−ＣＭＯ３の高速化が達成
される。
第１図は本発明の一実施例である半導体装置の要部を示
す半導体基板の断面図、 第２図はこの半導体装置の回路図、 第３図はこの半導体装置の遅延時間と動作温度との関係
を示すグラフ図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ｎ＋形埋込層、４・・・ｎ形つェル、５・・・ｐ゛
形エピタキシャル層、６ａ、６ｂ・・・ゲート電極、？
ａ、７ｂ、８ａ、８ｂ・−・拡散層、９・・・コレクタ
取出し領域、１０・・・ｎ゛形形成散層１１・・・シリ
コンカーバイド層、１２・・・絶縁膜、１３・・・コン
タクトホール、１４・・・Ａβ配線。 砿
す半導体基板の断面図、 第２図はこの半導体装置の回路図、 第３図はこの半導体装置の遅延時間と動作温度との関係
を示すグラフ図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ｎ＋形埋込層、４・・・ｎ形つェル、５・・・ｐ゛
形エピタキシャル層、６ａ、６ｂ・・・ゲート電極、？
ａ、７ｂ、８ａ、８ｂ・−・拡散層、９・・・コレクタ
取出し領域、１０・・・ｎ゛形形成散層１１・・・シリ
コンカーバイド層、１２・・・絶縁膜、１３・・・コン
タクトホール、１４・・・Ａβ配線。 砿
Claims (1)
- 【特許請求の範囲】 １、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ
およびバイポーラ・トランジスタが同一の半導体基板上
に形成された半導体装置であって、前記バイポーラ・ト
ランジスタのエミッタを構成する半導体材料の禁制帯幅
がベースを構成する半導体材料の禁制帯幅よりも広いこ
とを特徴とする半導体装置。 ２、２７３゜Ｋ以下の低温で動作されることを特徴とす
る請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9550388A JPH01268051A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9550388A JPH01268051A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268051A true JPH01268051A (ja) | 1989-10-25 |
Family
ID=14139400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9550388A Pending JPH01268051A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442968A (ja) * | 1990-06-06 | 1992-02-13 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-04-20 JP JP9550388A patent/JPH01268051A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442968A (ja) * | 1990-06-06 | 1992-02-13 | Toshiba Corp | 半導体装置及びその製造方法 |
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