JPH01262549A - フォトマスク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はフォトマスク、特にフォトマスクのマスク合わ
せマークとチップずれｆｌ認マークに関するものである
。

従来の技術 近年、半導体集積回路（ＩＣ）に使用される複数のフォ
トマスクによって形成される全体のマスクパターンレイ
アウトは高密度化が進んでいる。このマスクパターンレ
イアウトには、半導体ウェーハを最終的に切断するため
のスクライブレーンや、このスクライブレーンに囲まれ
たＩＣの回路部にトランジスタなどの構成部品や、アル
ミ配線、ポンディングパッドなどが設けられ、さらにＩ
Ｃの回路部内には、第６図のようなマスク合わせマーク
２０が設けられている。なお、以後フォトマスク上に形
成されたマスク合わせマークはマスク合わせマークとし
、マスク合わせマークにより半導体ウェーハに形成され
たマスク合わゼマークの形状をマスク合わせマークのパ
ターンと記す。

ＩＣの形成時には、半導体つＩ−ハにトランジスタなど
の構成部品を形成するため複数のフォトマスクが作成さ
れ、各フォトマスクには使用される工程順の２運の工程
番号のマスク合わせマークが形成される。たとえば、第
１の工程のフォトマスクには第６図に示す工程番号“１
″と２“のマスク合わせマークが設けられ、第２の工程
のフォトマスクには工程番号″２ｎと“３“のマスク合
わせマークが設けられ、このように次々と各フォトマス
クには２Ｎの工程番号のマスク合わせマークが設けられ
る。

次に、このマスク合わせマークが形成されたフォトマス
クを用いて半導体集積回路（ＩＣ）を形成する方法を説
明する。まず、第１の工程のフォトマスクを用いて半導
体ウェーハ上に構成部品の第１の拡散層を形成後、その
上に第２の工程のフォトマスクを用いて構成部品の第２
拡散層を形成する場合、第１の工程のフォトマスクで形
成された半導体ウェーハ上の“７ｎと“２＃のマスク合
わせマークのパターンのうち“２ｎのパターンに、第２
の工程のフォトマスクに設けられた“２″と“３″のマ
スク合わせマークのうち“２″のマークを重ね合わせて
構成部品の第２拡散層を形成し、さらにその後に、第３
の工程のフォトマスクに設けられたマスク合わせマーク
の“３″を第２の工程のフォトマスクで形成された半導
体つＩ−ハ上の“３“のパターンの上に重ね合わせてＩ
Ｃを形成している。

発明が解決しようとする課題 しかしながら上記従来のように、マスク合わせマークを
ＩＣの回路部内にレイアウトすると、その弁回路を形成
できなくなり、このマスク合わせマークが回路を形成す
るときに非常にむだな面積となる。そこで、従来のマス
クパターンレイアウトでは、マスク合わせマークの分だ
けチップサイズが拡大し、高密度化がはかれず、チップ
コストも高くなるという問題を有していた。

本発明は上記従来の問題を解決するもので、高密度化が
はかれるとともに、チップコストも減少することのでき
るマスク合わせマークを備えたフォトマスクを提供する
ことを目的とするものである。

課題を解決するための手段 上記問題を解決するため本発明のフォトマスクは、複数
のマスクのスクライブレーンの交差部内のスクライブラ
インで仕切られた４つの領域の１領域づつに、フォトマ
スクの全工程数を４分削した工程数のマスク合わせマー
クを分割配置し、さらに、上記スクライブラインの交点
上にチップずれ！［マークを配置したものである。

作用 上記構成によれば、複数のマスクのスクライブレーンの
交差部内のスクライブラインで仕切られた４つのｆＲｗ
、の１１ｉ域づつに、フォトマスクの全工程数を４分割
した工程数のマスク合わせマークを分割配置したことに
より、ＩＣの回路部内でマスク合わせマークが設けられ
ないためマスクパターンレイアウトの高度化がはかれ、
チップ面積が減少するためチップコストを低減すること
ができる。

さらにスクライブラインの交点上にチップずれ確認マー
クを配置したことにより、マスク合わせ時にチップずれ
およびマスク間ずれを減少させることができる。

実施例 以下本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例のフォトマスクにて形成され
た４１１！ｌのチップのコーナ一部の平面図である。第
１図において、１１は半導体基板（Ｓ＋ウェーハ）であ
り、半導体基板１１の斜線部分１２はそれぞれ４１！Ｉ
のチップの回路部を示す。また１３はチップのスクライ
ブレーンであり、４＠のチップのスクライブレーン１３
の交差部内の中央線のスクライブライン１４（図面では
実線で書かれているが実際にはこの線は存在しない架空
のものである。）で仕切られた４つの領域の１領域づつ
に、フォトマスクの全工程数（第１図においては８工程
）を４分割した工程数（第１図では２工程）のマスク合
わせマークのパターン１５が分割配置され、スクライブ
ライン１４の交点上にチップずれ確認マークのパターン
１６が配！されている。

第２図は第１図のチップコーナ一部をさらに拡大したも
のであり、マスク合わせマークのパターン１５の内には
フォトマスクを工程順に使用する工程番号が設けられて
いる。

第３図は第１の工程のフォトマスクおよび第２の工程の
フォトマスクによって半導体基板１１に形成されたチッ
プずれ？ｌ認マークのパターン１６を示す。スクライブ
ライン１４で仕切られた各チップのチップコーナーに、
第４図（ａ）に示す第１の工程のフォトマスクにより形
成された１層目のチップずれ確認マークのパターン１６
ａと、第４図（ｂ）に示す第２の工程のフォトマスクに
より、１層目のチップずれ確認マークのパターン１６ａ
を囲むように形成された２層目のチップずれｉ［マーク
のパターン１６ｂ＠−Ｈける。そして、これらのパター
ンの各層共にネガ・ポジで認識できない１点を１層目と
２層目とで順に配置場所を時計方向にずらして形成して
いる。

次に、半導体基板１１にＩＣを形成するときの作用につ
いて説明する。

ＩＣを形成するフォトマスクの全工程数が決定されると
、スクライブレーン１３の交差部に設けられるマスク合
わせマーク１５の数が決まり、第１図および第２図に示
すようにスクライブレーン１３の交差部内のスクライブ
ライン１４で仕切られた４つの領域に位貨する場合に全
てのマスク合わせマーク１５の配置が決まる。第１の工
程のフォトマスク１１′には上記配置にしたがって、た
とえば、ｆＡ５図（ａ）に示すように、工程番号“１”
と“２′のマスク合わせマーク１５′がフォトマスク１
１′のスクライブレーン１３′の交差部に設けられる。

第２の、工程のフォトマスク１１“には、たとえば、第
５図（ｂ）に示すように、工程番号“２″と３ｎのマス
ク合わせ７−り１５′がフォトマスク１１“のスクライ
ブレーン１３′の交差部に設けられる。また、第５図（
ａ）の第１の工程のフォトマスク１１′にはスクライプ
ライン１４′の交差点にチップずれ確認マーク１６８′
が４つの領域の１つの領域分が欠けた状態で設けられ、
次の第５図（ｂ）の第２の工程のフォトマスク１１“に
はチップずれ確認マーク１６ｂ′が第１の工程のフォト
マスク１１′のチップずれ ９＋１ｌｌｌ　Ｈマーク１６ａ′　と時計方向に１つの
領域分欠けた状態で設けられ、工程順にフォトマスクに
は前工程のチップずれ確認マーク１６ａ′を囲むように
チップずれ確認マーク１６ｂ′が設けられる。

上記フォトマスクの構成により、まず第１の工程のフォ
トマスクにより半導体基板１１にＩＣの構成部品の第１
の拡散層が形成されるとともに、スクライブレーン１３
の交差部に工程番号“１′と“２″のマスク合わせマー
クのパターン１５が形成され、スクライプライン１４の
交差点に第１１１のチずれ ツブｅ確認マークのパターン１６ａが形成される。

そして、次の第２の工程にてフォトマスクを半導体基板
１１に合わせるとき、半導体基板１１に形成さマーク１
６ｂ′が一致して重なり合うように固定する。マスク合
わせマークのパターン１５は全てのチップのスクライブ
レーン１３の交差部に形成されているので、マスク合わ
せを２チップ間にまたがって行うこともできるので、２
点合わせが行え、マスク合わせ精度を上げることができ
る。そして、順に前の工程のマスク合わせパターンに次
の工程のフォトマスクのマスク合わせマークを合わせる
ときに、工程番号の同じ番号のマスク合わせマークのパ
ターン１５およびチップずれ！［マークのパターン１６
が一致して重なり合うように固定していく。

このように、フォトマスク上のスクライブレーンΦ交差
部の４コーナーに層ごと、すなわち工程ごとのマスク合
わせマーク１５′　とチップずれ確認マーク１６′を分
割Ｊして配置するので、ＩＣが形成されたチップのどの
コーナ一部分でも全層のマスク合わせマークのパターン
１５とチップずれ確認マークのパターン１６が存在する
。

このように上記構成によれば、マスク合わせマークとチ
ップずれｉ［マークをスクライブレーンに分割配置する
ことで、マスクレイアウト時にＩＣの回路部内でのマス
ク合わせマークのレイアウトのことを考える必要がなく
、マスク設計の時間も短縮できる。また、チップのコー
ナ一部分に配置したことにより、フォトマスク間のばら
つき社が減少して精度が向上するとともに、マスク合わ
せマークが従来のように回路部内に形成されないので、
マスクパターンレイアウトの高密度化がはかれチップサ
イズを小さくすることができる。

発明の効果 以上のように本発明によれば、マスク合わせマ認マーク
を設けたことによりチップずれおよびフォトマスク間ず
れを減少することができ、さらにマスク合わせマークを
スクライブレーンに分割配置して、従来のように回路部
内に設けられていないことにより、マスクパターンレイ
アウトの高密度化がはかれチップサイズを小さくできる
。

【図面の簡単な説明】

認マークのパターンの配置を示す４個のチップのコーナ
一部の平面図、第２図は第１図のチップのそれフォトマ
スクに６けるナラ７′１ｆｎををマークの説明図、第５
図（ａＨｂ）はそれぞれのフォトマスクにおけるマスク
合わせマークの説明図、第６図は従来のフォトマスクの
マスク合わせマークの説明図である。 、１１・・・半導体基板、１２・・・回路部、１３・・
・スクライブレーン、１４・・・スクライブライン、１
５・・・マスク会わせマークのパターン、１６．１６ａ
、　１６ｂ・・・チップずれ確認マークのパターン、１
１′・・・フォトマスク、１３′・・・フォトマスクの
スクライブレーン、１４′・・・フォトマスクのスクラ
イプライン、１５′　・・・フォトマスクのマスク合わ
せマーク、１６ａ’　、　１６ｂ’・・・フォトマスク
のチップずれ１ｖ７７マーク。 代理人　　　森　　本　　ｉ　　弘 第１図 ＠２図 第３図 ｔａ＋　　　　　　　　　　　　　　（υ）第５ニーＸ ｔｔｒ ５７′ ｆ５−１・マスクイｈわｔマーク ｒ６Ｊ１６メー　チップｒ戯〃１旙マークＩｆ″ 第６図

Claims (1)

1. 【特許請求の範囲】 １、複数のマスクのスクライブレーンの交差部内のスク
   ライブラインで仕切られた４つの領域の１領域づつに、
   フォトマスクの全工程数を４分割した工程数のマスク合
   わせマークを、分割配置したフォトマスク。 ２、スクライブラインの交点上にチップずれ確認マーク
   を配置した請求項１記載のフォトマスク。