JPS5875836A - 集積回路のマスク合せ方法 - Google Patents
集積回路のマスク合せ方法Info
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- JPS5875836A JPS5875836A JP56175471A JP17547181A JPS5875836A JP S5875836 A JPS5875836 A JP S5875836A JP 56175471 A JP56175471 A JP 56175471A JP 17547181 A JP17547181 A JP 17547181A JP S5875836 A JPS5875836 A JP S5875836A
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- JP
- Japan
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- alignment
- mask
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- keys
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 230000000873 masking effect Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路のマスク合せの方法に関するも
のである。
のである。
半導体集積回路（ＩＣ）の製造において、数種類のマス
クにより１枚のシリコンウェーハ上にパターンを形成す
る必要がある。この場合者マスクのパターンがズレない
様に合せマークを各マスクの中に入れておき、この合せ
マークに後のマスクの同様な合せマークを合せる様にな
っている。
クにより１枚のシリコンウェーハ上にパターンを形成す
る必要がある。この場合者マスクのパターンがズレない
様に合せマークを各マスクの中に入れておき、この合せ
マークに後のマスクの同様な合せマークを合せる様にな
っている。
マスク数は通常の半導体集積回路の製造において６〜１
０枚必要とするので同じ合せマークであると、プロセス
指示書でどのマークどうしを合せるかの指示がしに＜＜
、一方実際にどのマークに合せたら良いのかすぐに判別
がつきにくいとか、合せミスをおこす等の問題がある。
０枚必要とするので同じ合せマークであると、プロセス
指示書でどのマークどうしを合せるかの指示がしに＜＜
、一方実際にどのマークに合せたら良いのかすぐに判別
がつきにくいとか、合せミスをおこす等の問題がある。
したがって、従来、合せマークのパターンを矩形、長方
形、Ｌ形図形、逆り形図形等を組合せる方法等が用いら
れている。また同じパターンでも横に番号を付して同じ
番号のパターンを合せることにより合せミスを防止する
方法が採られている。
形、Ｌ形図形、逆り形図形等を組合せる方法等が用いら
れている。また同じパターンでも横に番号を付して同じ
番号のパターンを合せることにより合せミスを防止する
方法が採られている。
しかしながら最近の様にＩＣのセル寸法が縮小され高密
度になってくるとマスク合せパターン（アライメントキ
ー）を入れる場所的余裕がなくなってきている。アライ
メントキーをＩＣパターンの空いている箇所に配置して
も良いが、アライメントキーがバラバラになってしまい
、マークを捜すのに時間がか＼る。そして、種々の形の
パターンを入れる場合には面積がどうしても大きくなっ
てしまい、・１個のパターン、を小さくする場合には１
辺の長さが短かくなってしまい、これに次のアライメン
トキーを合せるときに作業性が悪くなる上、合せ精度も
劣化する。アライメントキーの横の番号等をなくしても
良いが合せミスが多くなシ、最近の様に製造工程が多く
なって期間も長いＩＣでは問題が大きい。
度になってくるとマスク合せパターン（アライメントキ
ー）を入れる場所的余裕がなくなってきている。アライ
メントキーをＩＣパターンの空いている箇所に配置して
も良いが、アライメントキーがバラバラになってしまい
、マークを捜すのに時間がか＼る。そして、種々の形の
パターンを入れる場合には面積がどうしても大きくなっ
てしまい、・１個のパターン、を小さくする場合には１
辺の長さが短かくなってしまい、これに次のアライメン
トキーを合せるときに作業性が悪くなる上、合せ精度も
劣化する。アライメントキーの横の番号等をなくしても
良いが合せミスが多くなシ、最近の様に製造工程が多く
なって期間も長いＩＣでは問題が大きい。
以上の従来のマスク合せマークならびに合せ方法の欠点
に鑑み、本発明はマスク合せ指示が簡単で、かつフィン
パターンでかつ合せミスの発生を防止したマスク合せマ
ーク方法を提供するものである。すなわちマスク合せマ
ークの中に番号等を付すことによりアライメントキーの
占有面積を減少させ、かつ従来と同等以上の合せ精度を
得るものである。
に鑑み、本発明はマスク合せ指示が簡単で、かつフィン
パターンでかつ合せミスの発生を防止したマスク合せマ
ーク方法を提供するものである。すなわちマスク合せマ
ークの中に番号等を付すことによりアライメントキーの
占有面積を減少させ、かつ従来と同等以上の合せ精度を
得るものである。
第１〜３図に本発明に用いるアライメントキーの実施例
を示す。第１図は第２のマスク合せが済んだ状態のシリ
コンウェハ上のパターンである。
を示す。第１図は第２のマスク合せが済んだ状態のシリ
コンウェハ上のパターンである。
ニー）
１が第１のマスクからめ転写にて形成された第１のアラ
イメントキー、２−１．′２−２が第２のマスクにて転
写形成された第２のアライメントキーでそれぞれのアラ
イメントキーの中に番号１，２がントキーを示すもので
、３−１ がシリコンウェーハ上のパターンに合せるた
めのキーで、３−２は次の第４のマスクを合せるための
キーであり、各々番号２，３が中に表示されている。第
３図は第２のマスク工程の済んだシリコンウェー７１上
のアライメントキーに第３のマスク合せ工程が済んだ状
態のシリコンウェーハ上のアライメントキーである。
イメントキー、２−１．′２−２が第２のマスクにて転
写形成された第２のアライメントキーでそれぞれのアラ
イメントキーの中に番号１，２がントキーを示すもので
、３−１ がシリコンウェーハ上のパターンに合せるた
めのキーで、３−２は次の第４のマスクを合せるための
キーであり、各々番号２，３が中に表示されている。第
３図は第２のマスク工程の済んだシリコンウェー７１上
のアライメントキーに第３のマスク合せ工程が済んだ状
態のシリコンウェーハ上のアライメントキーである。
第２図の第３のマスクのアライメントキーは同じ番号の
キーをシリコンウェーハ上に捜し出す。
キーをシリコンウェーハ上に捜し出す。
キー３−１はキー２−２よシわずかに小さいパターンと
なっておシ、第３図の２−２．３−１の位置関係の様に
丁度上下、左右のスキ間が均等になる様に合せる。これ
でマスク合せは終了であるが、この時次のマスク合せの
ためのキー３−２が正確な位置に配置される。
なっておシ、第３図の２−２．３−１の位置関係の様に
丁度上下、左右のスキ間が均等になる様に合せる。これ
でマスク合せは終了であるが、この時次のマスク合せの
ためのキー３−２が正確な位置に配置される。
以上の実施例ではアライメントキーの中に数字を配置し
ているが、これにこだわるものではなく、１字、記号等
区別がつくものであれば良い。又同−の数字を合せる方
式でなく、１に２を、３に４を合せる方法でも良い。
ているが、これにこだわるものではなく、１字、記号等
区別がつくものであれば良い。又同−の数字を合せる方
式でなく、１に２を、３に４を合せる方法でも良い。
上記アライメントキーを用いれば次の効果が期待できる
。
。
（１）アライメントキーの外に数字２文字等の識別記号
を入れるスペースが必要なくなるのでチップの占有面積
を減少できる。
を入れるスペースが必要なくなるのでチップの占有面積
を減少できる。
（２）同じ形のアライメントキーに出来るので、キーが
容易に捜すことができ、かつマスク合せも容易でミスが
なくなる。特に実施例では前のマスクのアライメントキ
ーを合せる方法なので比較的ミスが発生しにくいが、何
マスクか前のアライメントキーにマスク合せをする必要
がある場合にはすでに余分のアライメントキーが存在す
ることになり、キーに記号が付していない場合にはミス
の可能性が非常に高くなる。
容易に捜すことができ、かつマスク合せも容易でミスが
なくなる。特に実施例では前のマスクのアライメントキ
ーを合せる方法なので比較的ミスが発生しにくいが、何
マスクか前のアライメントキーにマスク合せをする必要
がある場合にはすでに余分のアライメントキーが存在す
ることになり、キーに記号が付していない場合にはミス
の可能性が非常に高くなる。
（３）アライメントキー〇大きさを多少大きくしても面
積を取らないので合せ精度を向上できる。
積を取らないので合せ精度を向上できる。
なぜならアライメントキーの一辺がある程度以下の寸法
になるとエツジの丸みが゛影響して各辺が直線にならな
くなる。このため次のキーを合せる場合に合せが正確か
どうかの判断が菌難になってくる。従ってキーの寸法は
大きいほど合せ精度が向上する。
になるとエツジの丸みが゛影響して各辺が直線にならな
くなる。このため次のキーを合せる場合に合せが正確か
どうかの判断が菌難になってくる。従ってキーの寸法は
大きいほど合せ精度が向上する。
最近の様に合せのマージンが１μｍ以下になってくると
アライメントキーが大きいほど作業性が良くなるので、
高密度ＩＣには効果が大きい０ 以上のように本発明は高密度なＩＣにおけるマスク合せ
を容易かつ高精度に行うことができ、半導体装置の製造
に大きく寄与するものである。
アライメントキーが大きいほど作業性が良くなるので、
高密度ＩＣには効果が大きい０ 以上のように本発明は高密度なＩＣにおけるマスク合せ
を容易かつ高精度に行うことができ、半導体装置の製造
に大きく寄与するものである。
第１〜３図は本発明の一実施例にかかるマスク合せ状態
を示す図である。 １．２−１ ．２−２．３−１ ．３−２・・・・・・
アライメントキー。
を示す図である。 １．２−１ ．２−２．３−１ ．３−２・・・・・・
アライメントキー。
Claims (1)
- 集積回路基板上に第１のマスクにより形成された第１の
識別記号を内部に有する第１のマスク合せマークに、第
２の識別記号を内部に有する第２マスク合せマークを内
蔵する第２のマスクを重ね合せることを特徴とする集積
回路のマスク合せ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175471A JPS5875836A (ja) | 1981-10-30 | 1981-10-30 | 集積回路のマスク合せ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175471A JPS5875836A (ja) | 1981-10-30 | 1981-10-30 | 集積回路のマスク合せ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5875836A true JPS5875836A (ja) | 1983-05-07 |
Family
ID=15996633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56175471A Pending JPS5875836A (ja) | 1981-10-30 | 1981-10-30 | 集積回路のマスク合せ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262835A (ja) * | 1987-04-21 | 1988-10-31 | Seiko Epson Corp | 半導体装置 |
| CN102543956A (zh) * | 2010-12-08 | 2012-07-04 | 无锡华润上华科技有限公司 | 多层套刻标记 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277670A (en) * | 1975-12-24 | 1977-06-30 | Seiko Epson Corp | Semiconductive device |
| JPS5640243A (en) * | 1979-09-11 | 1981-04-16 | Matsushita Electric Ind Co Ltd | Mask alignment |
-
1981
- 1981-10-30 JP JP56175471A patent/JPS5875836A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277670A (en) * | 1975-12-24 | 1977-06-30 | Seiko Epson Corp | Semiconductive device |
| JPS5640243A (en) * | 1979-09-11 | 1981-04-16 | Matsushita Electric Ind Co Ltd | Mask alignment |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262835A (ja) * | 1987-04-21 | 1988-10-31 | Seiko Epson Corp | 半導体装置 |
| CN102543956A (zh) * | 2010-12-08 | 2012-07-04 | 无锡华润上华科技有限公司 | 多层套刻标记 |
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