JPH0126193B2 - - Google Patents
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- JPH0126193B2 JPH0126193B2 JP6210285A JP6210285A JPH0126193B2 JP H0126193 B2 JPH0126193 B2 JP H0126193B2 JP 6210285 A JP6210285 A JP 6210285A JP 6210285 A JP6210285 A JP 6210285A JP H0126193 B2 JPH0126193 B2 JP H0126193B2
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- memory cell
- gate electrode
- floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/005—Arrangements for writing information into, or reading information out from, a digital store with combined beam-and individual cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は画像情報を格納する半導体記憶装置
に係り、特に簡便に画像情報を不揮発性記憶装置
に格納でき、必要時には再書き込みが可能な半導
体画像記憶装置に関する。
に係り、特に簡便に画像情報を不揮発性記憶装置
に格納でき、必要時には再書き込みが可能な半導
体画像記憶装置に関する。
従来、画像情報を記憶し、その一部を書き直す
ことが可能な画像記憶システムとしては第4図に
示すようなものがよく知られている。このシステ
ムでは図示しないデジタイザまたは他の撮像装置
により得られる時系列化されたデイジタル信号が
データ・バス1を介してプロセツサ2やベクタ・
ジエネレータ3に供給される。上記プロセツサ2
やベクタ・ジエネレータ3は上記デイジタル信号
を処理して画素データを作成し、これをいつたん
フレーム・バツフア4に書き込む。このフレー
ム・バツフア4としては通常、ビツト単価の安い
ダイナミツクRAMが用いられており、このフレ
ーム・バツフア4に収納された画像情報は必要に
応じてルツク・アツプ・テーブル5を通して輝度
信号に変換され、タイミング・ジエネレータ6か
ら出力されるタイミング信号とともにモニタ装置
7に供給され、ここで画像として表示される。
ことが可能な画像記憶システムとしては第4図に
示すようなものがよく知られている。このシステ
ムでは図示しないデジタイザまたは他の撮像装置
により得られる時系列化されたデイジタル信号が
データ・バス1を介してプロセツサ2やベクタ・
ジエネレータ3に供給される。上記プロセツサ2
やベクタ・ジエネレータ3は上記デイジタル信号
を処理して画素データを作成し、これをいつたん
フレーム・バツフア4に書き込む。このフレー
ム・バツフア4としては通常、ビツト単価の安い
ダイナミツクRAMが用いられており、このフレ
ーム・バツフア4に収納された画像情報は必要に
応じてルツク・アツプ・テーブル5を通して輝度
信号に変換され、タイミング・ジエネレータ6か
ら出力されるタイミング信号とともにモニタ装置
7に供給され、ここで画像として表示される。
このようなシステムにおける画像情報の一部書
き換えは、ベクタ・ジエネレータ3を通じてフレ
ーム・バツフア4内の行と列を選択してセル情報
の書き換えを行なうことによつて達成される。
き換えは、ベクタ・ジエネレータ3を通じてフレ
ーム・バツフア4内の行と列を選択してセル情報
の書き換えを行なうことによつて達成される。
ところが、このシステムでは画像情報を得るた
めに高価なデジタイザや撮像装置が必要であり、
システム全体の価格が高価となる欠点がある。
めに高価なデジタイザや撮像装置が必要であり、
システム全体の価格が高価となる欠点がある。
また、システムの起動時にはデジタイザや撮像
装置から供給される時系列化された信号をフレー
ム・バツフア4に書き込む操作が必要であり、ま
たは磁気デイスク等に既に画像情報が記録されて
いるような場合にもこの信号を読み出してフレー
ム・バツフア4に書き込む操作が必要となる。し
かしながら、この書き込み操作の割当てはダイナ
ミツクRAMにとつては比較的困難であり、必ず
読み出し期間の合間をぬつて行なわなければなら
ない。このため、特に大容量化されたダイナミツ
クRAMを用いた場合には、書き込みの効率が低
下するという欠点がある。例えば表示分解能が
1280×1024画素でリフレツシユ・レートが60Hzの
フレーム・バツフア4を16Kビツトのダイナミツ
クRAMで構成する場合に情報の書き込みに使用
できる時間がサイクル時間全体の80%であるのに
対し、64Kビツトの高集積化されたダイナミツク
RAMを32個使用して構成した場合にはその比率
が30%にまで低下してしまう。今後、ダイナミツ
クRAMは大集積化の方向にあり、このため画像
メモリとしては特殊な素子を要求する結果になつ
てしまう。
装置から供給される時系列化された信号をフレー
ム・バツフア4に書き込む操作が必要であり、ま
たは磁気デイスク等に既に画像情報が記録されて
いるような場合にもこの信号を読み出してフレー
ム・バツフア4に書き込む操作が必要となる。し
かしながら、この書き込み操作の割当てはダイナ
ミツクRAMにとつては比較的困難であり、必ず
読み出し期間の合間をぬつて行なわなければなら
ない。このため、特に大容量化されたダイナミツ
クRAMを用いた場合には、書き込みの効率が低
下するという欠点がある。例えば表示分解能が
1280×1024画素でリフレツシユ・レートが60Hzの
フレーム・バツフア4を16Kビツトのダイナミツ
クRAMで構成する場合に情報の書き込みに使用
できる時間がサイクル時間全体の80%であるのに
対し、64Kビツトの高集積化されたダイナミツク
RAMを32個使用して構成した場合にはその比率
が30%にまで低下してしまう。今後、ダイナミツ
クRAMは大集積化の方向にあり、このため画像
メモリとしては特殊な素子を要求する結果になつ
てしまう。
また、現在ではフレーム・バツフアに対する情
報の書き込み時間が問題となつているが、将来、
非常に高速のサイクル時間を持つダイナミツク
RAMが出現したとしても、データ・バス1を介
して時系列化された画像情報の書き込みを行なう
ことは時間的に効率が悪いと考えられる。
報の書き込み時間が問題となつているが、将来、
非常に高速のサイクル時間を持つダイナミツク
RAMが出現したとしても、データ・バス1を介
して時系列化された画像情報の書き込みを行なう
ことは時間的に効率が悪いと考えられる。
この発明は上記のような事情を考慮してなされ
たものでありその目的は、画像情報の電気的な書
き込みが必要なく、簡便でしかも安価に構成する
ことができる半導体画像記憶装置を提供すること
にある。
たものでありその目的は、画像情報の電気的な書
き込みが必要なく、簡便でしかも安価に構成する
ことができる半導体画像記憶装置を提供すること
にある。
上記のような目的を達成するためこの発明の半
導体画像記憶装置にあつては、浮遊ゲートおよび
制御ゲートを有する不揮発性メモリセルを用いた
半導体記憶装置において、浮遊ゲートおよび制御
ゲートを貫通し基板表面に達するような光通路を
設け、この光通路を通じて基板表面に照射される
光の強さに対応してその浮遊ゲートに電子を注入
せしめ、そのしきい値電圧を変えることにより画
像情報の記憶を行なわせるようにしている。
導体画像記憶装置にあつては、浮遊ゲートおよび
制御ゲートを有する不揮発性メモリセルを用いた
半導体記憶装置において、浮遊ゲートおよび制御
ゲートを貫通し基板表面に達するような光通路を
設け、この光通路を通じて基板表面に照射される
光の強さに対応してその浮遊ゲートに電子を注入
せしめ、そのしきい値電圧を変えることにより画
像情報の記憶を行なわせるようにしている。
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第1図はこの発明の半導体画像記憶装置の一実
施例の構成を示すブロツク図である。この半導体
画像記憶装置の概略的な構成は例えば現在市販さ
れている256Kビツトの紫外線消去型の読み出し
専用半導体記憶装置(EPROM)と同様であり、
それぞれ浮遊ゲートおよび制御ゲートを有する不
揮発性メモリセル(図示せず)を行および列方向
にマトリクス状に配列してなるメモリセルアレイ
11、このメモリセルアレイ11内のメモリセル
をロウ方向で選択するロウ・デコーダ12、この
ロウ・デコーダ12で選択される1行分のメモリ
セルの中からいくつかを選択するカラム・ゲート
回路13、このカラム・ゲート回路13で選択さ
れるメモリセルの記憶情報を外部に出力制御する
出力バツフア14、上記カラム・ゲート回路13
の動作を制御するカラム・デコーダ15、外部か
ら供給されるロウ・アドレスおよびカラム・アド
レスをいつたん記憶し、上記ロウ・デコーダ12
およびカラム・デコーダ15にそれぞれ供給する
アドレス・バツフア16、チツプ・イネーブル信
号およびアウトプツト・イネーブル信号等
の制御信号が供給され、これらの制御信号に基づ
いて上記ロウ・デコーダ12、カラム・デコーダ
15、出力バツフア15、アドレス・バツフア1
6それぞれの動作を制御する制御回路17とから
構成されている。
施例の構成を示すブロツク図である。この半導体
画像記憶装置の概略的な構成は例えば現在市販さ
れている256Kビツトの紫外線消去型の読み出し
専用半導体記憶装置(EPROM)と同様であり、
それぞれ浮遊ゲートおよび制御ゲートを有する不
揮発性メモリセル(図示せず)を行および列方向
にマトリクス状に配列してなるメモリセルアレイ
11、このメモリセルアレイ11内のメモリセル
をロウ方向で選択するロウ・デコーダ12、この
ロウ・デコーダ12で選択される1行分のメモリ
セルの中からいくつかを選択するカラム・ゲート
回路13、このカラム・ゲート回路13で選択さ
れるメモリセルの記憶情報を外部に出力制御する
出力バツフア14、上記カラム・ゲート回路13
の動作を制御するカラム・デコーダ15、外部か
ら供給されるロウ・アドレスおよびカラム・アド
レスをいつたん記憶し、上記ロウ・デコーダ12
およびカラム・デコーダ15にそれぞれ供給する
アドレス・バツフア16、チツプ・イネーブル信
号およびアウトプツト・イネーブル信号等
の制御信号が供給され、これらの制御信号に基づ
いて上記ロウ・デコーダ12、カラム・デコーダ
15、出力バツフア15、アドレス・バツフア1
6それぞれの動作を制御する制御回路17とから
構成されている。
そしてこの実施例装置では、上記メモリセルア
レイ11を構成する各メモリセルが通常のものと
は異なり、それぞれ第2図に示すように構成され
ている。すなわち、第2図aは各メモリセルの素
子構造を示す断面図であり、第2図bはその一部
のパターン平面図である。第2図において21は
例えばp型の半導体基板であり、この基板21が
フイールド絶縁膜22で分離されている素子領域
23にはn+型のソース、ドレイン領域24,2
5が形成されている。さらに上記ソース、ドレイ
ン領域24,25相互間のチヤネル領域上には、
ゲート絶縁膜26を介して、例えばリン等の不純
物がドープされている多結晶シリコンからなり電
気的に浮遊状態にされた浮遊ゲート電極27が形
成されている。さらにこの浮遊ゲート電極27上
にはゲート絶縁膜28を介して、リン等の不純物
がドープされている多結晶シリコンによつて構成
された制御ゲート電極29が形成されている。そ
してこれら制御ゲート電極29、ゲート絶縁膜2
8、浮遊ゲート電極27からなる多層膜構造のほ
ぼ中央には、この多層膜構造を貫通する例えば一
辺が1μ程度の寸法にされた四角形状の透孔30
が形成されており、この透孔30は光を透過する
シリコン酸化膜等の絶縁膜によつて満たされてい
る。
レイ11を構成する各メモリセルが通常のものと
は異なり、それぞれ第2図に示すように構成され
ている。すなわち、第2図aは各メモリセルの素
子構造を示す断面図であり、第2図bはその一部
のパターン平面図である。第2図において21は
例えばp型の半導体基板であり、この基板21が
フイールド絶縁膜22で分離されている素子領域
23にはn+型のソース、ドレイン領域24,2
5が形成されている。さらに上記ソース、ドレイ
ン領域24,25相互間のチヤネル領域上には、
ゲート絶縁膜26を介して、例えばリン等の不純
物がドープされている多結晶シリコンからなり電
気的に浮遊状態にされた浮遊ゲート電極27が形
成されている。さらにこの浮遊ゲート電極27上
にはゲート絶縁膜28を介して、リン等の不純物
がドープされている多結晶シリコンによつて構成
された制御ゲート電極29が形成されている。そ
してこれら制御ゲート電極29、ゲート絶縁膜2
8、浮遊ゲート電極27からなる多層膜構造のほ
ぼ中央には、この多層膜構造を貫通する例えば一
辺が1μ程度の寸法にされた四角形状の透孔30
が形成されており、この透孔30は光を透過する
シリコン酸化膜等の絶縁膜によつて満たされてい
る。
このような構成のメモリセルは上記透孔30が
光通路を形成し、セル上面に照射された光はこの
透孔30を介して基板21の表面に到達する。
光通路を形成し、セル上面に照射された光はこの
透孔30を介して基板21の表面に到達する。
ここでいま、上記第2図のような構成のメモリ
セルにおいて、ソース、ドレイン領域24,25
間に所定のバイアス電圧を印加し、制御ゲート電
極29に高電圧、例えば+15Vの電圧を印加した
状態で光を照射したとする。すると照射された光
により基板21内には電子、正孔対が発生し、こ
のうちの電子が上記浮遊ゲート電極27に捕獲さ
れる。このとき、このメモリセルのしきい値電圧
は元の低い値から上昇する。他方、光を照射しな
い場合には電子、正孔対は発生せず、このメモリ
セルのしきい値電圧は元の低い値のままにされ
る。従つて、例えばしきい値電圧が上昇したとき
を“1”レベル、変化せず元のままの状態を
“0”レベルと規定し、第1図の記憶装置のメモ
リセルアレイ11に対して画像情報を含む光を照
射すれば、この画像情報は各メモリセルにおいて
“1”レベルもしくは“0”レベルの情報として
記憶される。
セルにおいて、ソース、ドレイン領域24,25
間に所定のバイアス電圧を印加し、制御ゲート電
極29に高電圧、例えば+15Vの電圧を印加した
状態で光を照射したとする。すると照射された光
により基板21内には電子、正孔対が発生し、こ
のうちの電子が上記浮遊ゲート電極27に捕獲さ
れる。このとき、このメモリセルのしきい値電圧
は元の低い値から上昇する。他方、光を照射しな
い場合には電子、正孔対は発生せず、このメモリ
セルのしきい値電圧は元の低い値のままにされ
る。従つて、例えばしきい値電圧が上昇したとき
を“1”レベル、変化せず元のままの状態を
“0”レベルと規定し、第1図の記憶装置のメモ
リセルアレイ11に対して画像情報を含む光を照
射すれば、この画像情報は各メモリセルにおいて
“1”レベルもしくは“0”レベルの情報として
記憶される。
上記実施例の記憶装置を用いれば、従来のよう
に高価なデイジタイザや撮像装置を用いずに画像
情報を記憶させることができる。このため安価に
構成することができる。しかも、光を用いて二次
元的に画像を書き込むので、従来のように電気的
にかつ行と列を指定して書き込む場合に比較して
書き込みに要する時間は大幅に短縮される。
に高価なデイジタイザや撮像装置を用いずに画像
情報を記憶させることができる。このため安価に
構成することができる。しかも、光を用いて二次
元的に画像を書き込むので、従来のように電気的
にかつ行と列を指定して書き込む場合に比較して
書き込みに要する時間は大幅に短縮される。
さらにこのようなEPROM型の記憶装置は浮遊
ゲート電極27が絶縁膜によつて電気的に浮遊状
態にされているので、一度書き込まれた情報は消
去を行なわない限り不揮発的に保持される。また
情報の消去は通常のEPROMと同様に紫外線を照
射することにより行なえるので、画像情報を自由
に何度も書き変えることができる。
ゲート電極27が絶縁膜によつて電気的に浮遊状
態にされているので、一度書き込まれた情報は消
去を行なわない限り不揮発的に保持される。また
情報の消去は通常のEPROMと同様に紫外線を照
射することにより行なえるので、画像情報を自由
に何度も書き変えることができる。
ところで、上記第2図のような構成のメモリセ
ルは通常のEPROMと同様にして浮遊ゲート電極
27および制御ゲート電極29を形成した後、反
応性イオン・エツチング(RIE)技術によるエツ
チングを施して上記透孔30を形成し、この後、
パツシベーシヨンを行なうことによつて透孔30
を絶縁膜で満たすことにより容易に構成すること
ができる。
ルは通常のEPROMと同様にして浮遊ゲート電極
27および制御ゲート電極29を形成した後、反
応性イオン・エツチング(RIE)技術によるエツ
チングを施して上記透孔30を形成し、この後、
パツシベーシヨンを行なうことによつて透孔30
を絶縁膜で満たすことにより容易に構成すること
ができる。
第3図はこの発明の応用例を示すものであり、
第1図のような記憶装置を用いて画像記憶、表示
システムを構成した場合のブロツク図である。図
において41はこの発明に係る記憶装置であり、
光の照射によつて画像情報が記憶される。この記
憶装置41に記憶された画像情報は必要に応じて
ルツク・アツプ・テーブル42を通して輝度信号
に変換され、タイミング・ジエネータ43から出
力されるタイミング信号とともにモニタ装置44
に供給され、ここで画像として表示される。な
お、45はプロセツサ、46はデータバスであ
る。
第1図のような記憶装置を用いて画像記憶、表示
システムを構成した場合のブロツク図である。図
において41はこの発明に係る記憶装置であり、
光の照射によつて画像情報が記憶される。この記
憶装置41に記憶された画像情報は必要に応じて
ルツク・アツプ・テーブル42を通して輝度信号
に変換され、タイミング・ジエネータ43から出
力されるタイミング信号とともにモニタ装置44
に供給され、ここで画像として表示される。な
お、45はプロセツサ、46はデータバスであ
る。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例では制御ゲート電極2
9、ゲート絶縁膜28、浮遊ゲート電極27から
なる多層膜構造のほぼ中央に透孔30を形成する
場合について説明したが、これは光の照射により
発生される電子、正孔対の量が最も多くなるよう
な、例えば第2図において破線で示すように前記
チヤネル領域とソースもしくはドレイン領域との
界面に対応する位置に前記透孔30を設けるよう
にしてもよい。
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例では制御ゲート電極2
9、ゲート絶縁膜28、浮遊ゲート電極27から
なる多層膜構造のほぼ中央に透孔30を形成する
場合について説明したが、これは光の照射により
発生される電子、正孔対の量が最も多くなるよう
な、例えば第2図において破線で示すように前記
チヤネル領域とソースもしくはドレイン領域との
界面に対応する位置に前記透孔30を設けるよう
にしてもよい。
さらに上記実施例装置は一画像分のみを記憶す
る場合のものであるが、これは第2図に示すよう
な記憶装置を複数個用いて複数画像を記憶するよ
うな構成にしてもよい。
る場合のものであるが、これは第2図に示すよう
な記憶装置を複数個用いて複数画像を記憶するよ
うな構成にしてもよい。
以上説明したようにこの発明によれば、画像情
報の電気的な書き込みが必要なく、簡便でしかも
安価に構成することができる半導体画像記憶装置
を提供することができる。
報の電気的な書き込みが必要なく、簡便でしかも
安価に構成することができる半導体画像記憶装置
を提供することができる。
第1図はこの発明の一実施例の示すブロツク
図、第2図は上記実施例装置の一部を具体的に示
す断面図およびパターン平面図、第3図はこの発
明の応用例の構成を示すブロツク図、第4図は従
来装置のブロツク図である。 11……メモリセルアレイ、12……ロウ・デ
コーダ、13……カラムゲート回路、14……出
力バツフア、15……カラム・デコーダ、16…
…アドレス・バツフア、17……制御回路、27
……浮遊ゲート電極、29……制御ゲート電極、
30……透孔。
図、第2図は上記実施例装置の一部を具体的に示
す断面図およびパターン平面図、第3図はこの発
明の応用例の構成を示すブロツク図、第4図は従
来装置のブロツク図である。 11……メモリセルアレイ、12……ロウ・デ
コーダ、13……カラムゲート回路、14……出
力バツフア、15……カラム・デコーダ、16…
…アドレス・バツフア、17……制御回路、27
……浮遊ゲート電極、29……制御ゲート電極、
30……透孔。
Claims (1)
- 1 浮遊ゲートおよび制御ゲートを有する不揮発
性メモリセルを用いた半導体記憶装置において、
浮遊ゲートおよび制御ゲートを貫通し基板表面に
達するような光通路を設け、この光通路を通じて
基板表面に光が照射できるように構成したことを
特徴とする半導体画像記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60062102A JPS61222262A (ja) | 1985-03-28 | 1985-03-28 | 半導体画像記憶装置 |
US06/842,193 US4893273A (en) | 1985-03-28 | 1986-03-21 | Semiconductor memory device for storing image data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60062102A JPS61222262A (ja) | 1985-03-28 | 1985-03-28 | 半導体画像記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61222262A JPS61222262A (ja) | 1986-10-02 |
JPH0126193B2 true JPH0126193B2 (ja) | 1989-05-22 |
Family
ID=13190346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60062102A Granted JPS61222262A (ja) | 1985-03-28 | 1985-03-28 | 半導体画像記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4893273A (ja) |
JP (1) | JPS61222262A (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NO933103L (no) * | 1993-08-31 | 1995-03-01 | Tor Sverre Lande | Analog, UV-lysprogrammerbar spenningsreferanse i CMOS-teknologi |
US5557114A (en) * | 1995-01-12 | 1996-09-17 | International Business Machines Corporation | Optical fet |
JP2980012B2 (ja) * | 1995-10-16 | 1999-11-22 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
JP2905739B2 (ja) * | 1996-04-24 | 1999-06-14 | 株式会社エイ・ティ・アール光電波通信研究所 | 全光型半導体画像記憶装置とその画像記憶及び消去方法、及び全光型半導体論理演算装置とその論理演算方法 |
US5852306A (en) * | 1997-01-29 | 1998-12-22 | Micron Technology, Inc. | Flash memory with nanocrystalline silicon film floating gate |
US6031263A (en) | 1997-07-29 | 2000-02-29 | Micron Technology, Inc. | DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate |
US5926740A (en) * | 1997-10-27 | 1999-07-20 | Micron Technology, Inc. | Graded anti-reflective coating for IC lithography |
US7196929B1 (en) | 1997-07-29 | 2007-03-27 | Micron Technology Inc | Method for operating a memory device having an amorphous silicon carbide gate insulator |
US6746893B1 (en) | 1997-07-29 | 2004-06-08 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
US6965123B1 (en) | 1997-07-29 | 2005-11-15 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
US6794255B1 (en) * | 1997-07-29 | 2004-09-21 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
US7154153B1 (en) * | 1997-07-29 | 2006-12-26 | Micron Technology, Inc. | Memory device |
US5886368A (en) | 1997-07-29 | 1999-03-23 | Micron Technology, Inc. | Transistor with silicon oxycarbide gate and methods of fabrication and use |
US6936849B1 (en) | 1997-07-29 | 2005-08-30 | Micron Technology, Inc. | Silicon carbide gate transistor |
US6121126A (en) * | 1998-02-25 | 2000-09-19 | Micron Technologies, Inc. | Methods and structures for metal interconnections in integrated circuits |
US6143655A (en) | 1998-02-25 | 2000-11-07 | Micron Technology, Inc. | Methods and structures for silver interconnections in integrated circuits |
US6492694B2 (en) | 1998-02-27 | 2002-12-10 | Micron Technology, Inc. | Highly conductive composite polysilicon gate for CMOS integrated circuits |
US6815303B2 (en) * | 1998-04-29 | 2004-11-09 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
JP2001085660A (ja) | 1999-09-10 | 2001-03-30 | Toshiba Corp | 固体撮像装置及びその制御方法 |
US7033898B1 (en) * | 2002-08-13 | 2006-04-25 | Newport Fab, Llc | Method for fabricating a self-aligned bipolar transistor having recessed spacers |
JP4183464B2 (ja) | 2002-09-20 | 2008-11-19 | 富士フイルム株式会社 | 固体撮像装置とその駆動方法 |
TWI377577B (en) * | 2007-06-29 | 2012-11-21 | Novatek Microelectronics Corp | Method for memory address arrangement |
JP5939703B2 (ja) * | 2009-02-18 | 2016-06-22 | ナンジン ユニバーシティ | 複合誘電体ゲートmosfet構造を有す感光検出器およびその信号読み取り方法 |
US8653618B2 (en) * | 2011-09-02 | 2014-02-18 | Hoon Kim | Unit pixel of color image sensor and photo detector thereof |
US10509169B2 (en) * | 2017-10-30 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method of the same |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5036087A (ja) * | 1973-07-13 | 1975-04-04 | ||
DE2912859A1 (de) * | 1979-03-30 | 1980-10-09 | Siemens Ag | Ig-fet mit schwebendem speichergate und mit steuergate |
US4366555A (en) * | 1980-08-01 | 1982-12-28 | National Semiconductor Corporation | Electrically erasable programmable read only memory |
US4665503A (en) * | 1985-01-15 | 1987-05-12 | Massachusetts Institute Of Technology | Non-volatile memory devices |
US4754320A (en) * | 1985-02-25 | 1988-06-28 | Kabushiki Kaisha Toshiba | EEPROM with sidewall control gate |
-
1985
- 1985-03-28 JP JP60062102A patent/JPS61222262A/ja active Granted
-
1986
- 1986-03-21 US US06/842,193 patent/US4893273A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4893273A (en) | 1990-01-09 |
JPS61222262A (ja) | 1986-10-02 |
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