JPH01258582A - 信号検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明の選択呼出受信機の信号検出方式に関するもので
ある。

（従来の技術） 基地局と複数の受信機間において選択呼出による通信を
行なう場合、いわゆるＰＯＣＳＡＧ　（（Ｂｒｉｔｉｓ
ｈ）Ｐｏｓｔ　　０ｆｆｉｃｅ　　Ｃｏｄｅ　　５ｔａ
ｎｄａｒｄｉｓａｔｉｏｎ　　ＡｄｖｉｓｏｒｙＧｒｏ
ｕｐ　）と呼ばれる符号形式が用いられている。

この符号形式は第２図（Ａｌに示すように、符号″１”
。

０”の繰り返しからなるプレアンブル例に複数のフレー
ム（イ）、（つ）・・・を加えたものであり、各受信機
を呼出すために用いられる各受信機に割当てられた固有
の呼出番号は、予め定められた位置、例えばＡ４に属す
る受信機の呼出番号は第２図（Ａ）のフレーム中の“４
”の位置に挿入される。到来電波が無い場合、受信機は
一定時間だけ周期的に電源をオンとし、そのオンの時間
内に到来電波の有無を検出する。第２図（Ｂ）に示す例
では、（７）の部分が電源オンの時間（６２，５ｍ５）
、（イ）の部分が電源オフの時間（１０００ｍｓ）であ
り、受信機はこの電源オンの時間内に第２図（Ａ）の（
カに示すプレアンブルの有無を判断する。第２図（Ｎに
示す信号の電波が到来し、受信機が第２図（Ｂ）の（つ
）の部分でプレアンブルを検出すると、受信入力有りと
判断して該受信機は現在オンとしている電源を更に一定
時間継続してオンとし、続くフレーム（イ）の同期コー
ドＢｃを探す。受信機は同期コードｓｃを検出すると第
２図（Ｂ）のに）に示すように一旦電源をオフとし、例
えば受信機が扁４に属する場合は（３）の部分で電源を
再びオンとし、自機固有の呼出番号を検出する。

受信機はスピーカを鳴動させる等の呼出し表示を行ない
、呼出番号に続いて送られてくるメツセージデータを受
信する等の一連の動作を行なう。受信機は前記自機固有
の呼出番号を検出しなかった場合には、続く各フレーム
の同期コードｌｉｅ及び自機の属する位置で電源をオン
とし、自機固有の呼出番号を探し続ける。

（発明が解決しようとする課題） しかしながら、上記のプレアンブルを検出する信号検出
方式では、プレアンブルが送られてきた瞬間に受信機が
電波の弱い所にさしかかった等、何等かの原因によって
前記プレアンブルを受信することができなかったとき、
該受信機は次のプレアンブルが送出されるまでプレアン
ブルを探す動作を繰り返し行うので、例え自機の呼出番
号が送出されても、その呼出番号を検出する動作を行う
ことができないという問題点があった。この傾向は、選
択呼出の加入者が増加するに従いプレアンブルを送出す
る確率も低くなるので増々強くなる。

本発明は以上に述べた問題点を除去し、プレアンブル以
外の信号についても信号検出をすることができ、従って
プレアンブルを逃しても選択呼出の検出ができる信号検
出方式を提供することを目的とする。

（課題を解決するための手段） 本発明は、受信入力待機中、受信回路の電源を時間Ｔｌ
だけ周期的にオンする選択呼出受信機の信号検出方式に
おいて、前記受信回路で復調したデジタル信号の前記時
間Ｔ、よりも短い時間における符号転換点の数が所定値
以上のとき検出信号を出力する第１の信号検出回路と、
前記受信回路で復調したデジタル信号の前記時間Ｔｌ　
よりも長い時間Ｔ２における符号転換点の数が、所定値
以上のとき検出信号を出力する第２の信号検出回路と、
前記第１の信号検出回路からの検出信号により前記受信
回路の電源を時間Ｔ２よりも長い時間オンとする電源制
御回路とを備え、前記第２の信号検出回路から検出信号
が出力されたとぎ受信入力有と判断することを特徴とす
る信号検出方式である。

（作用） 受信機は、その受信回路の電源を一定時間Ｔ１だけ周期
的にオンさせながら受信入力を待つ。受信入力があると
、前記受信回路から電源オンの時間ＴＩ中デジタル信号
が出力され、第１の信号検出回路は該デジタル信号に基
づき検出信号を出力する。電源制御回路は前記検出信号
に基づき現在オンとしている受信回路の電源を、時間Ｔ
Ｉ　よりも長い時間、即ち第２の信号検出回路が信号検
出の動作を終了するに十分な時間だけオンをする。

前記第２の信号検出回路から検出信号が出力されると、
受信機は受信入力があったものとして所定の受信動作に
入り、前記検出信号が出力されないときには受信入力が
無いものとして受信入力待ちの状態に入る。前記第１及
び第２の信号検出回路は、プレアンブル以外の信号に対
しても検出能力を有しているので受信機はプレアンブル
を何等かの原因により受信することができなかった場合
でも続く信号を検出し所定の受信動作に入ることができ
る。

（実施例） 第１図は本発明の実施例を示すブロック図であって、１
は受信アンテナ、２は受信回路、３は論理処理回路、４
は第１の信号検出回路、５は第２の信号検出回路、６は
電源制御回路である。

受信回路２は、アンテナ１により受信された基地局（図
示せず）からの電波を復調し、第３図（Ｄ）に示す形式
のデジタル信号を出力する。第３図（Ｄ）に示す信号は
プレアンブルと複数のフレームから構成され、各フレー
ムは各受信機に対応する複数のグループに時分割される
。各グループには受信機に割り当てられた個別番号符号
を有する選択呼出信号が挿入されており、受信機は予め
記憶しである自機固有の個別番号符号と照合することに
より自機への呼出、データ等を取り込む。論理処理回路
３は例えば第３図に示す信号のシンクロナスコード（８
ｃ）を検出し、必要なタイミングを生成するものである
。第１の信号検出回路４は受信回路２のデジタル信号の
有無を検出するものであって、例えば該デジタル信号の
連続２４ビツトのうち“１″又は“０″が変化する点の
数が１０ビット以上のとき信号有と判定して検出信号を
出力する。

そして、前記２４ビツトのビット数は、該ビット数に相
当する時間が受信待機中における受信回路２の電源がオ
ン、オフされる場合の該オンの時間よりも短くなるよう
に選定しである。例えば、デジタル信号のビットレート
が５１２　ｂ／ｓ　＃受信待機中における受信回路２の
オンの時間が６２．５ｍｇであるとすれば、前記２４ビ
ツトに相当する時間は４７　ｍｇとなり、受信回路２の
オンの時間である６２．５ｍｇより短い。これにより、
第１の信号検出回路４は、受信回路２の電源がＯＮとな
っている時間、即ち受信回路２が動作している時間内に
該受信回路２からのデジタル信号の有無を判断するもの
である。第２の信号検出回路５は、受信回路２からのデ
ジタル信号の有無を検出するものであって、例えば該デ
ジタル信号の連続６４ビツトのうち１”又は”Ｏ”が変
化する点の数が２７ビット以上のとき信号有と判定して
検出信号を出力する。

前記６４ビツトのビット数は、該ビット数に相当する時
間が受信待機中における受信回路２の電源オンの時間６
２．５ｍｇよりも長くなるように選定しである。例えば
デジタル信号のビットレート５１２ｂ／ｓとすれば、前
記６４ビツトに相当する時間は１２５ｍ５となり、受信
回路２のオンの時間６２．５ｍｇよりも十分に長い。こ
れにより、第２の信号検出回路５は、多少の時間をかけ
て受信回路２からのデジタル信号の有無を雑音等に妨害
されることなく第１の信号検出回路４よりも正確に検出
するものである。電源制御回路６は第１の信号検出回路
４、第２の信号検出回路５及び論理処理回路３からの検
出信号等に基づき受信回路２の電源のオン、オフを制御
するものである。

以下、第１図に示す実施例の動作を第３図の電源制御回
路の動作説明図を参照しながら説明、する。

まず、第１図に示す受信アンテナ１に基地局（図示せず
）からの電波が到来していないとき、第１の信号検出回
路４から検出信号が出力されないので、電源制御回路６
は受信回路２の電源を第３図（Ａ）に示すように一定周
期でオン、オフを繰り返えしく例えば、６２．５ｍｓの
時間はオン、１０１００Ｏの時間はオフ）、バッテリー
セービングを行ないながら電波の到来をまつ。

受信待機中に、第３図（Ｂ）の（プに示す部分で第１の
信号検出回路４から検出信号が出力されると、電源制御
回路６は現在オンとしている受信回路２の電源を６２．
５　ｍｓでオフとすることな（１８７，５ｍｓまで継続
してオンとする。第２の信号検出回路５は、信号有無の
検出に要する時間が前述のように１２５ｍ５であるので
、前記１８７．５ｍｓ以内に検出を終了する。従って、
前記１８７．５　ｍｓ以内に第２の信号検出回路５から
検出信号が出力されない場合には、電源制御回路６は受
信アンテナ１に受信電波が無いものと判断して第３図（
Ｂｌに示すように前記１８７．５ｍｓ後に受信回路２の
電源をオフとし、以後第３図（Ａｌに示すような受信待
機の状態となる。

次に、受信アンテナ１に第３図（ＤＪに示すような信号
を有する電波が到達すると、第３図（ｑの（イ）で示す
部分で第１の信号検出回路４から検出信号が出力される
。電源制御回路６はこの検出信号に基づき現在オンとし
ている受信回路２の電源を１８７．５ｍｓまで継続して
オンとなすように制御を行なう。第２の信号検出回路５
は前記１８７．５ｍｓ以内に受信回路２からのデジタル
信号を検出し、検出信号を出力する。電源制御回路６は
、この検出信号に基づいて現在オンとしている受信回路
２の電源を更に一定時間継続してオンとする。その間、
論理回路３は第２の信号検出回路５かもの検出信号に基
づいて第３図（ＤＪのに）に示すシンクロナスコード３
ｅの検出を開始し、シンクロナスコード８Ｃを検出する
と電源制御回路６に制御信号を送出する。電源制御回路
６は前記制御信号に基づき受信回路２の電源を一旦オフ
とし、自機に割当てられたグループの位置、例えば第３
図（ｃ）のｃ））に示す位置で再び前記電源をオンとす
る。論理処理回路３は自機固有の呼出番号を検出すると
電源制御回路６に制御信号を送付して受信回路２の電源
を継続してオンとさせ、呼出番号に続くデータを受信し
て行く。

第４図は、第１図に示す第１の信号検出回路４又は第２
の信号検出回路５の実施例を示すブロック図であって、
１１は第１図に示す受信回路２からのデジタル信号が入
力される入力端子、１２はデジタル信号の符号転換点で
転換ノ９ルスを出力する符号転換点検出回路、１３はデ
ジタル信号からクロック信号を再生するクロック再生回
路、１４はクロック再生回路３に内在する位相同期ルー
プ（ＰＬＬ　）回路を動かすためのマスタークロック発
振器、１５はクロック信号の立上りの前後に±τ（τ≦
Ｔ、但し１／Ｔ　＝ビットレート）のノやルス幅を有す
るノソルスを出力するタイムスロット生成回路、１６は
前記転換・母ルスがタイムスロット生成回路１５からの
ノ４ルス出力期間中に存在するか否かを判定し、該期間
中に存在する転換パルスのみを出力する判定回路、１７
は前記クロック信号の反転パルスを生成する反転パルス
生成回路、１８は判定回路１６の出力パルスを所定期間
保持する保持回路、１９は前記反転ノヤルスで動作する
Ｍ＋１段のシフトレジスタ、２０はシフトレジスタ１９
の第１段目のデータと第Ｍ＋１段目のデータとを比較す
る論理回路、２１は論理回路２０の比較結果に基づいて
加算又は減算を行なう少くともＭまで計数をすることが
できるデジタル可逆計数器、２２はデジタル可逆計数器
２１の計数値と予めセットしである数値とを比較し、デ
ジタル信号の有無を表わす検出信号を出力するデジタル
比較器、２３は出力端子である。

次に第４図及び第４図の各部の波形を示す第５図に基づ
き本実施例の動作を説明する。

入力端子１ノに第５図（７）に示すＮＲＺ符号のデジタ
ル信号が入力されると、符号転換点検出回路１２は該Ｎ
ＲＺ符号の符号変換点ごとに第５図（イ）に示すノＪ？
ルスを出力する。一方、クロック再生回路１３は前記デ
ジタル信号から送信側のクロック信号に同期した同一周
波数のクロック信号を再生し、タイムスロット生成回路
１５及び反転・母ルス生成回路１７に出力する。第５図
（つ）はクロック再生回路１３により再生されたクロッ
ク信号を示す。なお、前記クロック再生回路１３として
各種方式が発生されているが、入力信号を微分して送信
側のクロック成分を抽出し、その周波数と、マスターク
ロック発振器１４のマスタークロック周波数ｎｆｃ′５
ｒ：ｎ分周器によりｎ分周して得だ周波数ｆｃとをＰＬ
Ｌ回路に入力して位相差を検出し、位相の進み遅れによ
って前記ｎ分周器の分局比を制御し、該ｎ分周器の出力
周波数ｆ。の位相を調整して送信側クロック周波数と同
期をとりクロック信号として出力するのが一般的である
。タイムスロット生成回路１５は前記クロック信号に基
づいて第５図に）に示すように、該クロック信号の立上
りの前後±τの時間幅を有するノヤルスを生成し判定回
路１６に送出する。反転パルス生成回路１７は前記クロ
ック信号に基づいて第５図（ホ））に示すように該クロ
ック信号の立下り点ごとに反転パルスを生成し、保持回
路１８に送出する。判定回路１６は符号転換点検出回路
１２から出力される第５図（イ）に示す転換パルスがタ
イムスロット生成回路１５から出力される第５図に）に
示すパルスの出力期間中にあるか否かを判定し、該期間
にある転換ノ４ルスのみを第５図（３）に示すように出
力する。保持回路１８は、例えばセット−リセットフリ
ップフロップ回路で構成され、セット端子には判定回路
１５の出力が、リセット端子には反転ｉ４ルス生成回路
１７からの反転・ぐルスが加えられる。従って保持回路
１８の出力は、第５図（割に示すように判定回路１６の
出力パルスで立上り、前記反転パルスが立上るまで保持
される波形となる。シフトレジスタ１９には、反転パル
スごとに前記保持回路１８からパルスが出力されている
ときは、“１＃のデータが、出力されていないときは′
０″のデータが順次書き込まれていく。書き込まれたデ
ータは反転パルスの入力ごとに後段の方ヘシフトされ、
第１段目に書き込まれたデータは後続のＭ個の反転）ｆ
ルスによって第Ｍ＋１段目までシフトされることとなる
。論理回路２０はシフトレジスタ１９の第１段目と第Ｍ
＋１段目のデータを入力とし、第６図に示す論理動作を
行なう。即ち、シフトレジスタ１９の第１段目のデータ
をＡ、第Ｍ＋１段目のｒ−夕をＢとすると、Ａ＝″１”
、Ｂ＝ＭＯ”のときはデジタル可逆計数器２１に加算モ
ードで動作するよう指示し、Ａ＝“０”、Ｂ＝″′１″
のときは減算モードで動作するよう指示し、その他のと
きは計数を中止するよう指示する。デジタル可逆計数器
２１は論理回路２０からの計数モードの指示に基づいて
、反転パルス入力ごとに加算又は減算を行なう。従って
デジタル可逆計数器２１の計数値は常にシフトレジスタ
１９の第２段目から第Ｍ＋１段目までに書き込まれてい
るデータのうち１”であるデータの数と一致している。

シフトレジスタ１９、論理回路２０、デジタル可逆計数
器２ノの上述の動作を更に詳細に説明する。今、シフト
レジスタ１９の各段のデータ及びデジタル可逆計数器２
１の計数値がすべて′０”であるとする。このとき、デ
ジタル信号が入力されると符号転換点が検出され、保持
回路１８から該符号転換点に対応したパルスが出力され
る。シフトレジスタＩ９は反転パルスのタイミングに基
づいて、前記パルスが出力されているときは１″のデー
タを、出力されていないときはＭＯ＃のデータを入力し
、シフトする。今、１３１のデータが前記第１段目に入
力されたとすると、次の反転ノやルスにより第１段目に
入力された前記データＡコ”１”と第Ｍ＋１段目に入力
されていたデータＢ　＝　０”とが論理回路２０により
読み出されるとともに、第１段目〜第Ｍ段目のデータは
それぞれ次段にシフトされ、第１段目には次のデータが
入力される。

論理回路２０は、読み出した前記データＡ＝″′１”と
Ｂ＝″′０”とについて第６図に示す論理動作を行ない
、デジタル可逆計数器２ノに「加算する」ことを指示す
る。７″ジタル可逆計数器２ノは前記指示により加算モ
ードとなし、反転パルスに基づいて１を加算する。従っ
て、デジタル可逆計数器２ノの計数値はＯから１となり
、シフトレジスタ１９の第２段目から第Ｍ＋１段目まで
のデータが°゛１”である数１に一致する。前記最初の
データ″１＃に引続いてデータ″″１”が入力された場
合には、シフトレジスタ１９の内容は第１段目が“ｌ＃
、第２段目が１”、それ以外は′０”となり、次の反転
／ＩＰルスにより第１段目のデータＡ＝′１”と第Ｍ＋
１段目のデータＢ＝″Ｏ”とが論理回路２ｏに読み出さ
れるとともに、第１段目〜第Ｍ段目のデータはそれぞれ
次段にシフトされ、第１段目には次のデータが入力され
る。論理回路２０は、読み出した前記データＡ＝″１＃
とＢ＝″′０″とについて所定の論理演算を行ない、デ
ジタル可逆計数器２１に「加算する」ことを指示する。

デジタル可逆計数器２１は前記指示により加算モードと
なし、反転ｉ４ルスに基づいて１を加算する。これによ
りデジタル可逆計数器２１の計数値は２となり、シフト
レジスタ１９の第２段目から第Ｍ＋１段目までのデータ
が１”である数２に一致する。逆に、最初のデータ″′
１″の次にデータ″′Ｏ”が入力された場合にはデータ
Ａが０”、データＢも０”となり、論理回路２０はデジ
タル可逆計数器２ノに対して「計算しない」ことを指示
し、デジタル可逆計数器２ノは反転パルスが入力されて
も加算は行なわず計数値は１のままである。これはシフ
トレジスタ１９の第２段目から第Ｍ＋１段目までのデー
タが“１＃である数１に一致する。なお、シフトレジス
タ１９の各段のデータ及びデジタル可逆計数器２ノの計
数値がすべて０”である場合において、データ゛°０”
が続けてシフトレジスタ１９の第１段目に入力されたと
きは、第１段目のデータＡと第Ｍ＋１段目のデータＢは
“０″であり、論理回路２０はデジタル可逆計数器２ノ
に「計数しない」ことを指示する。従ってデジタル可逆
計数器２１の計数値はＯのままであり、前記第２段目か
ら第Ｍ＋１段目までの１＃であるデータ数Ｏに一致して
いる。

次に、シフトレジスタ１９の各段のデータがすべて１＃
で、デジタル可逆計数器２１の計数値がＭである場合を
考える。今データ“１”がシフトレジスタ１９の第１段
目に入力されたとすると、次の反転パルスにより第１段
目に入力された前記データＡ　＝　”１”と第Ｍ＋１段
目のデータＢ＝”ｌ”とが論理回路２０により読み出さ
れるとともに第１段目〜第Ｍ段目のデータはそれぞれ次
段にシフトされ、第１段目には次のデータが入力される
。論理回路２０は、読み出した前記データＡ＝“１＃と
Ｂ　＝　”１’とについて所定の論理演算を行ない、デ
ジタル可逆計数器２１に「加算しない」ことを指示する
。デジタル可逆計数器２ノは前記指示により非ｉ？を数
モードとなし、反転ｉ４ルスが入力されても加算しない
。従ってデジタル可逆計数器２１の計数値Ｍは変化せず
、シフトレジスタ１９の第２段目から第Ｍ＋１段目まで
のデータが１”である数Ｍに一致する。以後、続けてデ
ータ″１”が入力されても、前記計数値はＭを保持する
。逆に、データ″′０＃がシフトレジスタ１９の第１段
目に入力されたとすると、データＡは０”、データＢば
１”となるので論理回路２０はデジタル可逆計数器２１
に「減算する」ことを指示し、デジタル可逆計数器２１
の計数値はＭ−１となる。これはシフトレジスタ１９の
第２段目から第Ｍ＋１段目までのデータが′１＃である
数Ｍ−１と一致する。即ち、シフトレジスタ１９の第１
段目に′１”のデータが入力されるごとに、又第Ｍ＋１
段から“１″のデータがはみ出るごとにデジタル可逆計
数器２１の計数値に１を加算、又は減算をすることによ
り、該計数値を常にシフトレジスタ１９の第２段目から
第Ｍ＋１段目までのデータが１＃である数に一致せしめ
るものである。

デジタル比較器２２はデジタル可逆計数器２１の計数値
を入力し、予め設定しである基準値と比較し、該計数値
が基準値より大きい場合にデ・ゾタル信号「有」の出力
をクロック信号のタイミングに基づいて出力する。一般
的には、デジタル信号がランダムな性質を有する信号で
ある場合、ＮＲＺ符号の符号転換点は、ビット数の約μ
であるので、デジタル比較器２２に、例えばＭ／３　（
Ｍはシフトレジスタ１９の段数−１）をプリセットして
おけば、デジタル信号が正常である場合にはデジタル可
逆計数器２１の計数値はＶ３を超え、出力端子２３にデ
ジタル信号「有」の検出信号がクロック信号ご七に出力
される。一方、雑音又は周期の異なる信号等が入力され
た場合には第７図に示すように判定回路１６の出力に現
われるパルスの確率は小さくなるのでシフトレ・ゾスタ
１９の第２段目から第Ｍ＋１段目までの“１ｎデータ数
も小さくなり、デジタル可逆計数器２１の計数値がＶ３
以下となってデジタル比較器２２からはデジタル信号「
有」の検出信号は出力されない。従ってデジタル信号、
即ち第１図に示す受信回路２への入力信号の有無を連続
的に正確に検出することができる。

なお、本実施例ではＮＲＺ符号のデジタル信号を例にと
って説明したが、他の符号をもつデジタル信号について
も適用できる。

以上、第１図に示す第１の信号検出回路４又は第２の信
号検出回路５の実施例について説明したが、これを前述
の第１図の動作説明における具体例にあてはめてみると
、第１の信号検出回路４に対しては第４図のシフトレジ
スタ１９の段数を２５段に、デジタル比較器２２のプリ
セット数を１０に設定したものであり、第２の信号検出
回路５に対してはシフトレジスタ１９の段数を６５段に
、デジタル比較器２２のプリセット数を２７に設定した
ものである。

ここで、第１の信号検出回路４のＭ（＝シフトレジスタ
１９の段数−１）の値を小さく設定し、第２の信号検出
回路５のＭの値を大きく設定しているのは下記（１）〜
（３）の理由による。

（１）バッテリーセービングの効率を良くするためには
、受信回路２の電源オンの時間を短くする必要がある（
例えば、６２．５ｍ５）。従って、第１の信号検出回路
４の検出ピット数も、前記時間内にデジタル信号の検出
処理を終了するように少くする必要がある（例えば、ビ
ットレート５１２ｂ／ｓのとき２４ビツトで４７ｍ５で
ある）。

（２）少ない検出ピット数でデジタル信号の検出を行な
うと、雑音による誤りが生じ易く、デジタル信号の入力
が無いのに信号有の検出信号を出力してしまうケースが
増える。従って、第１の信号検出回路４のデジタル信号
検出の結果に基づいて続く一連の動作を行なうこととす
ると、第１の信号検出回路４が信号が無いのにも拘らず
誤って信号有の検出信号を出力した場合であっても、論
理処理回路３が第３図（Ｄｌに示すシンクロナスコード
！１ｅを見つけようとするため継続して受信回路２の電
源をオンにしてしまい、消費電力が増える結果となる。

（３）そこで、第１の信号検出回路４から検出信号が出
力された場合、現在オンとしている受信回路２の電源を
一定時間継続してオンとしく例えば６２．５ｍｓ　Ｘ　
３　＝　１８７．５ｍｓ　）、その間に第２の信号検出
回路５が信号の検出を行なうようにしている。従って第
２の信号検出回路は検出ピット数を多くすることができ
るので（例えば、１２５ｍ５）、雑音による誤検出が少
く、正確な信号の検出を行うことができる。

以上説明した第１及び第２の信号検出回路４゜５は、ブ
レアンプル以外の信号に対しても信号検出を行なうこと
ができるので、何等かの原因によりブレアンプル部分を
受信することができなかった場合でも呼出信号を検出し
、通信を続行することができる。

又、信号を正確に検出できる第２の信号検出回路５を備
えているので、第１の信号検出回路４の信号検出時間を
短かくすることができるので、ノ４ッテリーセーピング
の効率低下を防ぐことができる。

（発明の効果） 以上詳細に説明したように、本発明によれば、雑音によ
る誤動作を防止し、ブレアンプル以外の信号についても
信号検出をすることのできる第１及び第２の信号検出回
路を用いているので、呼出信号を正確に検出することが
できる。

更に、第１の信号検出回路は短時間で信号検出を行なう
ことができるのでバッテリーセービングの効率の低下を
防止することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は従
来の信号検出方式の説明図、第３図は第１図に示す電源
制御回路の動作説明図、第４図は第１図に示す第１又は
第２の信号検出回路の実施例、第５図は第４図の各部の
波形図、第６図は論理回路動作衣、第７図は雑音入力時
の第４図の各部波形図である。 １・・・受信アンテナ、２・・・受信回路、３・・・論
理処理回路、４・・・第１の信号検出回路、５・・・第
２の信号検出回路、６・・・電源制御回路、１１・・・
入力端子、１２・・・符号転換点検出回路、１３・・・
クロック再生回路、１４・・・マスタークロック発振器
、１５・・・タイムスロット生成回路、１６・・・判定
回路、１２・・・反転パルス生成回路、１８・・・保持
回路、１９・・・シフトレジスタ、２０・・・論理回路
、２１・・・デジタル可逆計数器、２２・・・デジタル
比較器、２３・・・出力端子 特許出願人　　沖電気工業株式会社 本発Ｈ月の実施づフ１１菟示１ブ０．７７図第１図 ４匙来のイａち施＄声べ、ｎ額」月図 第２図 ネｌ閏１セ１ｔＪＩＬＪＪＩＩｌｒＩｔｉｉｌ＆ａＱｆ
ｆ配ｍｌ第３図 榴１１を林４１　ｚｒ＠苓２ｎ信引社回酪の実施例第４
図 Ｊ、４１］ｎｋｇｓＪＷＪ 第５図 る喚１１を回Ｉント唱すグイ１」シ（ 算１入１９もＬ図１各部渚形図 第７図

Claims (1)

1. 【特許請求の範囲】 １、受信入力待機中、受信回路の電源を時間Ｔ＿１だけ
   周期的にオンする選択呼出受信機の信号検出方式におい
   て、 前記受信回路で復調したデジタル信号の前記時間Ｔ＿１
   よりも短い時間における符号転換点の数が所定値以上の
   とき検出信号を出力する第１の信号検出回路と、 前記受信回路で復調したデジタル信号の前記時間Ｔ＿１
   よりも長い時間Ｔ＿２における符号転換点の数が、所定
   値以上のとき検出信号を出力する第２の信号検出回路と
   、 前記第１の信号検出回路からの検出信号により前記受信
   回路の電源を時間Ｔ＿２よりも長い時間オンとする電源
   制御回路とを備え、前記第２の信号検出回路から検出信
   号が出力されたとき受信入力有と判断することを特徴と
   する信号検出方式。 ２、前記第１の信号検出回路及び第２の信号検出回路と
   が、デジタル信号の符号転換点ごとに転換パルスを出力
   する符号転換点検出回路と、前記デジタル信号からクロ
   ック信号を再生するクロック再生回路と、 前記転換パルスから前記クロック信号に同期したものの
   みを取り出す判定回路と、 前記判定回路から転換パルスが出力されているときは“
   １”のデータを、出力されていないときは“０”のデー
   タを前記クロック信号ごとに順次書き込むＭ＋１段のシ
   フトレジスタと、 前記シフトレジスタの第２段目から第Ｍ＋１段目までに
   ある“１”のデータの数を前記クロック信号ごとに計数
   する計数手段と、 前記計数手段による計数値と予め設定した基準値とを照
   合し、計数値が基準値以上であるとき検出信号を前記ク
   ロック信号ごとに出力するデジタル比較器とからなるこ
   とを特徴とする請求項１記載の信号検出方式。 ３、前記計数手段が、前記クロック信号ごとに前記シフ
   トレジスタの第１段目と第Ｍ＋１段目のデータを読み出
   し、“１”と“０”のときは加算を、“０”と“１”の
   ときは減算を、それ以外のときは計数停止をそれぞれ指
   示する信号を出力する論理回路と、 前記論理回路からの指示に応じて前記クロック信号ごと
   に加算、減算又は計数停止を行なうデジタル可逆計数回
   路とからなることを特徴とする請求項２記載の信号検出
   方式。