JPH0298226A - 信号検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は選択呼出受信機の信号検出方式に関するもので
ある。

（従来の技術） 基地局と複数の受信機間において選択呼出による通信を
行なう場合、いわゆるＰＯＣ５ＡＧ（（Ｂｒｉｔｉｓｈ
）Ｐｏｓｔ　０ｆｆｉｃｅ　Ｃｏｄｅ　５ｔａｎｄａｒ
ｄｉｓａｔｉｏｎ　ＡｄｖｉｓｏｒｙＧｒｏｕｐ　）と
呼ばれる符号形式が用いられている。この符号形式は第
２図囚に示すように、符号″′１”Ｏ”の繰シ返しから
なるプレアンブルωに複数のフレーム（イ）、　（ｆｌ
）・・・を加えたものであって、各フレームには各受信
機を呼出すために用いられる受信機固有の呼出番号が予
め定められた位置に、例えばＡ４に属する受信機の呼出
番号は第２図囚のフレーム中の“４”の位置に挿入され
ている。到来電波が無い場合、受信機は一定時間だけ周
期的に電源をオンとし、そのオンの時間内に到来電波の
有無を検出する。第２図（Ｂ）に示す例では、（７）の
部分が電源オンの時間（６２，５ｍＳ　）　、（ハ）の
部分が電源オフの時間（１０００ｍＳ）であシ、受信機
はこの電源オンの時間内に第２図（４）の（７）に示す
プレアンブルの有無を判断する。第２図囚に示す信号の
電波が到来し、受信機が第２図（Ｂ）の（ロ）の部分で
プレアンブルを検出すると、受信入力有りと判断して該
受信機は現在オンとしている電源を更に一定時間継続し
てオンとし、続くフレーム（イ）の同期コードＳＣを探
す。受信機は同期コードＳＣを検出すると第２図（Ｂ）
のに）に示すように一旦電源をオフとし、例えば受信機
が＆４に属する場合は（６）の部分で電源を再びオンと
し、自機固有の呼出番号を検出する。

受信機はスピーカを鳴動させる等の呼出し表示を行ない
、呼出番号に続いて送られてくるメツセージデータを受
信する等の一連の動作を行なう。受信機は前記自機固有
の呼出番号を検出しなかった場合には、続く各フレーム
の同期コードＳＣ及び自機の属する位置で電源をオンと
し、自機固有の呼出番号を探し続ける。

（発明が解決しようとする課題） しかしながら、上記のプレアンブルを検出する信号検出
方式では、プレアンブルが送られてきた瞬間に受信機が
電波の弱い所にさしかかった等、何等かの原因によって
前記プレアンブルを受信することができなかったとき、
該受信機は次のプレアンブルが送出されるまでプレアン
ブルを探す動作を繰り返し行うので、例え自機の呼出番
号が送出されても、その呼出番号を検出する動作を行う
ことができないという問題点があった。この傾向は、選
択呼出の加入者が増加するに従いプレアンブルを送出す
る確率も低くなるので増々強くなる。

又、受信機は、電源がオンとなる時間が短いので、信号
検出の際、雑音による誤動作を伴うことが多い。

本発明は以上に述べた問題点を除去し、プレアンブル以
外の信号についても信号検出をすることができ、従って
プレアンブルを逃しても選択呼出の検出ができる又、雑
音に強い信号検出方式を提供することを目的とする。

（課題を解決するための手段） 本発明は受信人力持機中、受信回路の電源を周期的に一
定時間オンする選択呼出受信機の信号検出方式において
、前記受信回路により電源オンごとに復調されるデジタ
ル信号について、前記一定時間よりも長い所定の時間に
相当するビット長内の符号転換点の数が所定値以上のと
き検出信号を出力する信号検出回路を備えたことを特徴
とする信号検出方式である。

（作用） 受信機は、その受信回路の電源を一定時間Ｔ１だけ周期
的にオンさせながらバッテリー・セービングを図り受信
入力を待つ。受信入力があると前記受信回路は、電源が
オンされるごとに受信入力を復調しデジタル信号を出力
する。しかし信号検出回路は前記時間Ｔｌより長い時間
Ｔ０におけるデジタル信号についてその符号転換点を検
出するものであるから、１回の電源オンで出力されるデ
ジタル信号だけでは足りない。そこで前記信号検出回路
は、複数回の電源オンで出力される一連のデジタル信号
を用いて前記時間Ｔｃにおける符号転換点を検出し、検
出の確度を向上させるものである。

又、デジタル信号の符号転換点の数によ多信号の有無を
判断するものであるから、ブレアンプル以外の信号につ
いても信号検出を行なうことができる。

（実施例） 第１図は、本発明の実施例を示すブロック図であって、
１は受信アンテナ、２は受信回路、３は論理処理回路、
４は信号検出回路、５は電源制御回路である。

第１図において、受信アンテナｊは基地局（図示せず）
から発射された電波を受信するものである。受信回路２
は受信アンテナ１により受信された電波を復調し、デジ
タル信号を出力するものである。前記デジタル信号は、
第２図（５）にも示したように、ブレアンプルと複数の
フレームから構成サレ、各フレームはシンクロナスコー
ドＳＣ色各受信機に対応する複数のグループに分割され
ている。

各グループには受信機ごとに割当てられた個別番号符号
を含む選択呼出信号が挿入されておシ、各受信機は予め
自機内に記憶しである自機の個別番号符号と照合するこ
とにより自機の呼出しを知シデータ等を取シ込む。論理
処理回路３は、例えば、第２図（４）に示すシンクロナ
スコードＳＣを検出し、必要なタイミングを生成するも
のである。信号検出回路４は受信回路２から出力される
デジタル信号の有無を検出するものであって、例えば該
デジタル信号の連続４８ビツトのうち′１″又は０”が
変化する点（以下変化点という）の数が１７ビツト以上
のとき信号有と判定し、検出信号を出力するものである
。デジタル信号のビットレートを５１２ｂ／ｓとすれば
、前記連続４８ビツトについてその変化点をチエツクす
るには９４ｍ５の時間を要することとなる。ところで、
後に説明するように、受信機は、受信待機中、受信回路
２の電源を一定周期で短時間（例えば６２．５ｍ５）だ
けオンとしながら電波の到来を待つこととしているので
、電波が到来したとき、信号検出回路４は受信回路２の
電源オンの時間内（６２，５ｍ５）に前記連続４８ビツ
ト、のデジタル信号全てにつきその変化点をチエツクす
ることができない。そこで、信号検出回路４は複数の電
源オンの期間にわたって累計４８ビツトの信号について
変化点のチエツクを行なうものである。例えば、信号検
出回路４は前記電源をオフにする寸前までに合計２５ビ
ツトのデジタル信号について変化点のチエツクを行ない
、その変化点の数が１０ビツトであったとすると、次に
前記電源がオンされるまでその状態を保持し、次の前記
電源オン時に残り２３ビツト（４８−２５＝２３ビツト
）のデジタル信号に対してその変化点のチエツクを行な
うものである。そしてチエツクの結果変化点の数が７ビ
ツト以上であったとすれば、前の変化点の数１０ピット
との合計が１７ビツト以上となるのでデジタル信号有と
判定し検出信号を出力し、６ビツト以下であったとすれ
ば合計が１６ビツト以下となるので検出信号を出力しな
いこととなる。電源制御回路５は前記信号検出回路４及
び論理処理回路３からの検出信号等に基づき受信回路２
の電源をオン、オフさせるものである。

次に、本実施例の動作を第３図の電源制御回路の動作説
明図を参照しながら説明する。

まず、基地局から電波が発射されていないときは、第１
図に示す受信回路２からデジタル信号は出力されず、従
って信号検出回路４から検出信号は出力されないので、
電源制御回路５は第３図（４）に示すように受信回路２
の電源をＴｓ　（例えば、６２．５ｍ５）の時間オン、
Ｔ２（例えば、１０００　ｍｓ　）の時間オフを繰り返
し、バッテリーセービングを行ないながら電波の到来を
待つ。

受信待機中に、基地局から電波が発射され第３図Ｃ）に
示すような信号が送られてきたが、点線で示す部分では
受信状態が悪く受信アンテナ１によシ受信することがで
きず、実線で示す部分から受信できたとする。受信回路
２は第３図（Ｂ）に示す（７）の部分で時間Ｔｌ　（６
２，５ｍＳ　）だけオンとされ、デジタル信号を復調し
、出力する。信号検出回路４は出力された信号（例えば
２７ビツト）について変化点の数をチエツクし、所定値
（例えば、デジタル信号４８ビツトに対し変化点の数が
１７）に達しない場合には信号無しと判定し、検出信号
を出力しない。これにより電源制御回路５は前記Ｔ１後
に受信回路２の電源をオフとする。このとき信号、検出
回路４は電源オフ寸前の状態を保持する。

電源制御回路５は第３図（Ｂ）に示すようにＴ２　（１
０００ｍＳ　）後に＠）の部分で再び受信回路２の電源
をオンとし、該受信回路２からはデジタル信号が出力さ
れる。

信号検出回路４は出力されるデジタル信号の２１ピツト
（４８ビット−２７ビツト）に対して前記保持した状態
を受は継いで変化点の数のチエツクを行ない、１７以上
に達したときは信号有と判定し、検出信号を出力する。

電源制御回路５は前記検出信号に基づいて受信回路２の
電源を継続してオンにし、論理処理回路３は第３図（Ｃ
）に示すシンクロナスコードＳＣを探し始める。論理処
理回路３がシンクロナスコードＳＣを探したとき、電源
制御回路５は受信回路２の電源をΦ）の（ロ）に示すよ
うにオフにし、自分の所属するグループが例えば４の場
合には、（Ｑに示す信号の４の位置で（Ｂ）のに）に示
すようにオンにする。論理処理回路３は受信回路２から
出力された選択呼出信号をチエツクし、自分が呼ばれた
場合には以後データの取込みを行なう。自分が呼ばれな
かった場合には電源制御回路５は以後第３図（Ｑに示す
シンクロナスコードＳＣの位置と自分が属するグループ
の位置で受信回路２の電源オンを繰シ返えし、論理処理
回路３は選択呼出信号をチエツクする。

第４図は第１図に示す信号検出回路４の実施例を示すブ
ロック図である。第４図において、１１は第１図に示す
受信回路２からのデジタル信号が入力される入力端子、
１２はデジタル信号の符号転換点で転換・やルスを出力
する符号転換点検出回路、１３はデジタル信号からクロ
ック信号を再生するクロック再生回路、１４はクロック
再生回路３に内在する位相同期ループ（ＰＬＬ　）回路
を動かすためのマスタークロック発振器、１５はクロッ
ク信号の立上りの前後は±１（τ≦Ｔ、但し１／Ｔ＝ビ
ツトレート）の・母ルス幅を有する・やルスを出力する
タイムスロット生成回路、１６は前記転換パルスがタイ
ムスロット生成回路１５からのパルス出力期間中に存在
するか否かを判定し、該期間中に存在する転換・やルス
のみを出力する判定回路、１７は第１図に示す電源制御
回路５からの制御信号が入力される制御入力端子、１８
は前記制御信号に基づきクロック再生回路１３からのク
ロック信号を制御するゲート回路、１９は前記制御信号
に基づき判定回路１６からのノクルスを制御するゲート
回路、２０はゲート回路１８からのクロック信号を一定
数計数し、一定数になるとリセットして再びＯから計数
を始めるデジタルカウンタ、２１はゲート回路１９から
のパルスを計数し、デジタルカウンタ２０からのリセッ
ト信号によりリセットされると再びＯから計数を始める
デジタルカウンタ、２２はデジタルカウンタ２１の計数
値を予めセットしである基準値とを比較してデジタル信
号の有無を表わす検出信号を出力するデジタル比較器、
２３は出力端子である。

次に、第４図に示す信号検出回路の動作を、第４図の各
部波形を示す第５図を参照しながら説明するＯ 入力端子１１に第５図（４）に示すＮＲＺ符号のデジタ
ル信号が入力されると、符号転換点検出回路１２は該Ｎ
ＲＺ符号の符号変換点ごとに第５図中）に示す・９ルス
を出力する。一方、クロック再生回路１３は前記デジタ
ル信号から送信側のクロック信号に同期した同一周波数
のクロック信号を再生し、タイムスロット生成回路１５
及びゲート回路１８に出力する。第５図（０はクロック
再生回路１３により再生されたクロック信号を示す。な
お前記クロック再生回路１３として各種方式が発表され
ているが、入力信号を微分して送信側のクロック成分を
抽出し、その周波数と、マスタークロック発振器１４の
マスタークロック周波数ｖ、ｆｃをｎ分周器によりｎ分
周して得た周波数ｆｃとをＰＬＬ回路に入力して位相差
を検出し、位相の進み遅れによって前記ｎ分周器の分周
比を制御し、該ｎ分周器の出力周波数ｆｃの位相を調整
して送信側クロック周波数と同期をとりクロック信号と
して出力するのが一般的である。タイムスロット生成回
路１５は前記クロック信号に基づいて第５図（６）に示
すようＫ、該クロック信号の立上シの前後±τの時間幅
を有するパルスを生成し判定回路１６に送出する。判足
回路１６は符号転換点検出回路１２から出力される第５
図（Ｂ）に示す転換／’Ｐルスがタイムスロット生成回
路１５から出力される第５図の）に示すパルスの出力期
間中にあるか否かを判定し、該期間にある転換ノクルス
のみを第５図（ト）に示すように出力する。

制御入力端子１７に制御信号が入力されている場合、ゲ
ート回路１８はクロック再生回路１３からのクロック信
号をデジタルカウンタ２０に送出し、ゲート回路１９は
判定回路１６からのノＪ？ルスをデジタルカウンタ２１
に送出する。デジタルカウンタ２０はゲート回路１８か
らのクロック信号を一定数、本実施例では４８ビツト計
数し、４８ビツト計数するとリセット信号を自己のリセ
ット端子に加えて計数値をＯとし、再び計数を開始する
。なお、デジタルカウンタ２０が４８ビツト計数したこ
とは、入力にデジタル信号が４８ビツトだけ加えられた
ことに相当する。デジタルカウンタ２１は判定回路１６
からのノルスを計数し、デジタルカラ／り２０がリセッ
トされると同時に該デジタルカウンタ２０からのリセッ
ト信号によりリセットされ、再びＯから計数を開始する
。従って、デジタルカウンタ２１の計数値は、デジタル
カウンタ２０が４８ビツト計数する期間におけるゲート
回路１９からの１？ルス数となる。つまシ前記計数値は
デジタル信号４８ビツト中における符号転換点の数に相
当する。デジタル比較回路２２はデジタルカウンタ２１
の計数値と予めセットしである基準値とを比較し、計数
値が大きければデジタル信号「有」を表わす検出信号を
出力端子２３を介して出力する。

制御入力端子１７に入力されていた制御信号が無くなる
と、ゲート回路１８．１９からの出力が無くなり、デジ
タルカウンタ２０，２１は計数動作を停止してその停止
寸前の状態を保持する。デジタルカウンタ２０．２１は
、前記制御信号が再度入力され、ゲート回路１８．１９
からノＪ？ルスが出力されると前記停止寸前の状態から
再び計数を開始する。

なお、ゲート回路ＩＩＩ、１９は第１図に示す受信回路
２の電源がオンされてからｔ秒後にゲートを開いてデジ
タルカウンタ２０にクロック信号の供給を、デジタルカ
ウンタ２１に判定回路１６からのパルスの供給をそれぞ
れ開始する。第７図はこのことを示すもので、（４）は
受信回路２の電源オンのタイミング、（Ｂ）は電源制御
回路５から信号検出回路４の制御入力端子１７に送られ
てくる制御信号の波形、（Ｃ）は前記制御信号に基づい
て動作するタート回路１８から出力されるクロック信号
又はゲート回路１９から出力されるＡ？ルスの波形であ
る。信号検出回路４の動作開始を前述のように受信回路
２の動作開始からｔ秒遅らせたのは以下の理由による。

（イ）受信回路２内にある局部発振回路は水晶発振器で
構成されているので、電源がオンとなってからその発振
出力が立上るまでに時間がかかる。

（ロ）受信回路２には通過帯域ろ波器や低域通過帯域ν
波器が含まれているので、信号が出力されるまでには時
間がかかる。

このため受信回路２は、電源がオンになっても、一定時
間は正常状態に至らず、無意味な信号を出力する。従っ
て信号検出回路４が直ちにその出力信号を使用すると誤
った検出結果を出すこととなる。そこで受信回路２が電
源オンにされてから正常状態に至るまでに必要な時間ｔ
だけ遅らせて信号検出回路４のデジタルカウンタ２０　
、２１、デジタル比較器２２等の動作を開始させるもの
である。

上述したように、デジタル比較器２２はデジタルカウン
タ２１の計数値を入力し、予め設定しである基準値と比
較し、計数値が基準値上シ大きい場合にデジタル信号「
有」の検出信号を出力する。

一般には、デジタル信号がランダムな性質を有する信号
である場合、ＮＲＺ符号の符号転換点はビット数の約１
／２であるので、デジタル比較器２２に、例えば一定ピ
ット長４８のＶ３である１６を基準値としてプリセット
しておけば、デジタル信号が正常である場合にはデジタ
ルカウンタ２１の計数値は基準値１６を超え、出力端子
２３にデジタル信号「有」の検出信号が出力される。

一方、雑音又は周期の異る信号等が入力された場合、第
６図に示すように判定回路１６の出力に・平ルスが現わ
れる確率は小さくなるので、デジタルカウンタ２１の計
数値が１６以下となってデジタル比較器２２からデジタ
ル信号「有」の検出信号は出力されないこととなる。従
ってデジタル信号の有無を正確に検出することができる
。

ところで、パッチＩＪ−−セービングの効率を良くする
ためには受信待機中における第１図に示す受信回路２の
電源オンの時間Ｔ！をできるだけ短くする必要がある（
例えば、６２．５ｍ５）。しかし、前記時間Ｔｌを短く
すると信号検出回路４がその時間Ｔ！内に検出し得る検
出ビット数も少くなるので（例えば、ビットレートを５
１２ｂ／ａ　として、せいぜい２４ビット程度）、信号
検出回路４は前述したように雑音によって誤った検出を
行ない、信号が無いのに信号有シの検出信号を出力する
ことが多くなる。論理処理回路３は前記検出信号を受け
ると、実際には信号が無くても第３図（Ｂ）の（イ）の
部分でシンクロナスコードＳＣを探す動作に入り、該シ
ンクロナスコードＳＣを見つけるまで継続的に受信回路
２の電源をオンとするので、消費電力が増える結果とな
る。

そこで、第１図に示す実施例では、信号検出回路４の雑
音による誤動作を防ぐためにその検出ビット数を増やす
（例えば、４８ピント）と共に、信号検出回路４により
該検出ビット数に対応するデジタル信号を複数の前記電
源オンのタイミングにわたって検出し、前記電源オフの
時間では信号検出動作を停止するものの、あたかも連続
的に信号検出の動作を行なっているようにしたものであ
る。

（発明の効果） 以上詳細に説明したように、本発明によれば検出ビット
数を雑音による誤動作を防止するに十分な値に設定し、
受信回路の電源が周期的にオンとされる短い時間の数回
にわたって前記検出ビット数分の復調信号について信号
検出することとしたので、ノクツテリー・セービングの
効率の低下を防止しつつ、正確な信号検出を行なうこと
ができる。

更に、ブレアンプル以外の信号についても信号検出する
ことができるので、ブレアンプルを逃がしても呼出信号
を正確に検出することが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は従来の
信号検出方式の説明図、第３図は第１図に示す電源制御
回路の動作説明図、第４図は第１図に示す信号検出回路
のブロック図、第５図は第図は第４図に示すデート回路
の動作説明図である。 １・・・受信アンテナ、２・・・受信回路、３・・・論
理処理回路、４・・・信号検出回路、５・・・電源制御
回路、１１・・・入力端子、１２・・・符号転換点検出
回路、１３・・・クロック再生回路、１４・・・マスタ
ークロック発振器、１５・・・タイムスロット生成回路
、１６・・・判定回路、１７・・・制御入力端子、ＩＥ
！、１９・・・ゲート回路、２０．２１・・・デジタル
カウンタ、２２・・・デジタル比較器、２３・・・出力
端子。 Ａ＼発Ｆ＠の大屓しイグリのブ′ロック図第１図 ネを未の４１号瀞ＩＢ方戊°の説明図 第２図 第 回にホすｔ１Ｍ右り御凹絡勅動炸言乏明図第４図ρ各祁
愉波形図 第５図 第１　図；；示す４１号検出口欝トのアロツク図第４図 雑音入力際第４図の各剖阿歳形図 第６図

Claims (1)

1. 【特許請求の範囲】 １、受信入力待機中、受信回路の電源を周期的に一定時
   間オンする選択呼出受信機の信号検出方式において、 前記受信回路により電源オンごとに復調されるデジタル
   信号について、前記一定時間よりも長い所定の時間に相
   当するビット長内の符号転換点の数が所定値以上のとき
   検出信号を出力する信号検出回路を備えたことを特徴と
   する信号検出方式。 ２、前記信号検出回路が、デジタル信号の符号転換点ご
   とに転換パルスを出力する符号転換点検出回路と、 前記デジタル信号からクロック信号を再生するクロック
   再生回路と、 前記転換パルスから前記クロック信号に同期したものの
   みを取り出す判定回路と、 制御信号が入力されたとき前記クロック再生回路のクロ
   ック信号及び前記判定回路の出力信号を通過させるゲー
   ト回路と、 前記ゲート回路を通過したクロック信号が一定数入力さ
   れるごとにリセット信号を出力する第１のデジタルカウ
   ンタと、 前記ゲート回路を通過した判定回路出力信号の数を計数
   し、前記リセット信号によりリセットされる第２のデジ
   タルカウンタと、 前記第２のデジタルカウンタの計数値が予め設定した基
   準値以上のとき検出信号を出力するデジタル比較器と、 を有することを特徴とする請求項１記載の信号検出方式
   。 ３、前記ゲート回路が、制御信号が入力されてから一定
   時間経過後にクロック信号及び判定回路出力信号の通過
   を開始し、前記制御信号が無くなると同時に通過を終了
   することを特徴とする請求項２記載の信号検出方式。