JPH01251386A - システム拡張方式 - Google Patents
システム拡張方式Info
- Publication number
- JPH01251386A JPH01251386A JP63076939A JP7693988A JPH01251386A JP H01251386 A JPH01251386 A JP H01251386A JP 63076939 A JP63076939 A JP 63076939A JP 7693988 A JP7693988 A JP 7693988A JP H01251386 A JPH01251386 A JP H01251386A
- Authority
- JP
- Japan
- Prior art keywords
- extension
- input pin
- cache
- lsi
- expansion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 241000277331 Salmonidae Species 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はキャッシュメモリシステムに用いて好適なシス
テム拡張方式に関する。
テム拡張方式に関する。
（従来の技術）
ＬＳＩ技術の発展に伴ない高集積化、高速化がはかられ
高性能なキャッジｘ Ｌ Ｓ Ｉが出現している。キャ
ッシュディレクトリイ部をＬＳＩ化したもの、キャッシ
ュデータ部をＬＳＩ化したもの、あるいは両方を内蔵し
たキャッシュＬＳＩも実現されている。キャッシュの容
量そのものはシステムの構成規模や要求性能によって異
なるため、このようなキャッシュＬＳＩを複数個使用し
てシステム対応してきた。その結果複数個のキャッシュ
ＬＳＩのどのキャッシュＬＳＩをアクセス許可するか外
部で判別するための回路を設けて、その出力をキャッシ
ュＬＳＩのチップセレクト端子に入力して拡張していた
。
高性能なキャッジｘ Ｌ Ｓ Ｉが出現している。キャ
ッシュディレクトリイ部をＬＳＩ化したもの、キャッシ
ュデータ部をＬＳＩ化したもの、あるいは両方を内蔵し
たキャッシュＬＳＩも実現されている。キャッシュの容
量そのものはシステムの構成規模や要求性能によって異
なるため、このようなキャッシュＬＳＩを複数個使用し
てシステム対応してきた。その結果複数個のキャッシュ
ＬＳＩのどのキャッシュＬＳＩをアクセス許可するか外
部で判別するための回路を設けて、その出力をキャッシ
ュＬＳＩのチップセレクト端子に入力して拡張していた
。
第４図にこの種キャッシュシステムの構成例を示す。図
中、４１はマイフップロセッサ、４２はキャッシュＬＳ
Ｉ、４Ｂはアドレスデコーダ、４４．４５．４６はそれ
ぞれ制御、アドレス、データの各ライン、４７はアドレ
スデコーダ４３出力でキャッシュＬＳ Ｉ４２のチップ
セレクト信号が伝播するラインである。この例かられか
る様に、アドレスデコーダ４７を外部回路として付加す
る必要がある。
中、４１はマイフップロセッサ、４２はキャッシュＬＳ
Ｉ、４Ｂはアドレスデコーダ、４４．４５．４６はそれ
ぞれ制御、アドレス、データの各ライン、４７はアドレ
スデコーダ４３出力でキャッシュＬＳ Ｉ４２のチップ
セレクト信号が伝播するラインである。この例かられか
る様に、アドレスデコーダ４７を外部回路として付加す
る必要がある。
（発明が解決しようとする問題点）
このように同一ＬＳＩを複数個使用してシステムを拡張
すると、これを選択するた−め゛の回路が外部に必要と
なり、ハードウェア増加の要因になっていた。又、外部
回路を経由するデイレイが生じ、拡歩以前とタイミング
が異ってしまい性能に悪影響を及ぼすといった欠点を有
していた。同一ＬＳＩを複数個使用してシステムを拡張
する場合に、拡張のための外付はハードウェアを必要と
せず、且つデイレイも生じシステム拡張方式を提供する
ことを目的とする。
すると、これを選択するた−め゛の回路が外部に必要と
なり、ハードウェア増加の要因になっていた。又、外部
回路を経由するデイレイが生じ、拡歩以前とタイミング
が異ってしまい性能に悪影響を及ぼすといった欠点を有
していた。同一ＬＳＩを複数個使用してシステムを拡張
する場合に、拡張のための外付はハードウェアを必要と
せず、且つデイレイも生じシステム拡張方式を提供する
ことを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、同一ＬＳＩを複数使用してシステム拡張をは
かるコンピュータシステムにおいて、上記各ＬＳＩを拡
張用に付加される少くとも１本の入力ビンと、動作時他
の入力ビンの情報と拡張用に設けられた上記入力ビンを
介して得られる拡張情報とを比較判別することにより自
らが選択されたか否かを判断して動作する内部回路で構
成したものである。
かるコンピュータシステムにおいて、上記各ＬＳＩを拡
張用に付加される少くとも１本の入力ビンと、動作時他
の入力ビンの情報と拡張用に設けられた上記入力ビンを
介して得られる拡張情報とを比較判別することにより自
らが選択されたか否かを判断して動作する内部回路で構
成したものである。
（作 用）
上記構成において、同一ＬＳＩを複数個使用してシステ
ムを拡張する場合、使用するＬＳＩが拡張用の入力ビン
をもっており、その入力ビンを拡張形態に応じてＤＣ的
に設定することにより、そのＬＳＩ自身が自ら選択され
たか判断し動作するＬＳＩを複数個使用することによっ
てシステムを拡張し実行するものである。このことによ
り、複数個使用するＬＳＩが自ら選択されたか否かを判
断し動作するので、外部に拡張用ハードウェアを必要と
せず、同時に拡張以前とのタイミング差が生じない。
ムを拡張する場合、使用するＬＳＩが拡張用の入力ビン
をもっており、その入力ビンを拡張形態に応じてＤＣ的
に設定することにより、そのＬＳＩ自身が自ら選択され
たか判断し動作するＬＳＩを複数個使用することによっ
てシステムを拡張し実行するものである。このことによ
り、複数個使用するＬＳＩが自ら選択されたか否かを判
断し動作するので、外部に拡張用ハードウェアを必要と
せず、同時に拡張以前とのタイミング差が生じない。
（実施例）
以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明が使用されるキャッシュシステム
の構成例を示すブロック図である。図において、１１は
マイクロプロセッサ、１２はキャッシュＬＳＩであり、
これらは制御ライン１４、アドレスライン１５、データ
ライン１６から成るバスを介して接続される。１３は拡
張用に付加される入力ビンであり、アドレスデータ等地
の一般的なピンは省略されている。第２図は本発明にて
使用されるキャッシュディレクトリイの構造を示す図、
第３図はシステム構成テーブルを示す図である。
する。第１図は本発明が使用されるキャッシュシステム
の構成例を示すブロック図である。図において、１１は
マイクロプロセッサ、１２はキャッシュＬＳＩであり、
これらは制御ライン１４、アドレスライン１５、データ
ライン１６から成るバスを介して接続される。１３は拡
張用に付加される入力ビンであり、アドレスデータ等地
の一般的なピンは省略されている。第２図は本発明にて
使用されるキャッシュディレクトリイの構造を示す図、
第３図はシステム構成テーブルを示す図である。
以下、本発明実施例の動作について詳細に説明する。キ
ャッシュＬＳＩを１つ使用した場合セット数は２０４８
であり、これは第２図にＲＡＳ Ｉ Ｃとして示しであ
る。又、キャッシュＬＳＩを２つ使用してキャッシュ容
量を倍にしたい場合、セット数も倍にする必要があり、
１ビツト付加される。
ャッシュＬＳＩを１つ使用した場合セット数は２０４８
であり、これは第２図にＲＡＳ Ｉ Ｃとして示しであ
る。又、キャッシュＬＳＩを２つ使用してキャッシュ容
量を倍にしたい場合、セット数も倍にする必要があり、
１ビツト付加される。
これはｃｘｐＡＮｓ＋ｏＮ１として示されている。更に
、キャッシュＬＳＩを４つ使用してキャッシュ容量を４
倍にしたい場合セット数も４倍にする必要があり２ビツ
ト付加される（ＥｘＰＡＮＳＩｉ５Ｎ）。通常は拡張に
共うアドレスビットＡ１５．Ａ１６を外部でデコードし
てチップセレクト信号を作り、拡張していたものである
。これは第４図に示される通りである。
、キャッシュＬＳＩを４つ使用してキャッシュ容量を４
倍にしたい場合セット数も４倍にする必要があり２ビツ
ト付加される（ＥｘＰＡＮＳＩｉ５Ｎ）。通常は拡張に
共うアドレスビットＡ１５．Ａ１６を外部でデコードし
てチップセレクト信号を作り、拡張していたものである
。これは第４図に示される通りである。
本発明は、キャッシュＬＳＩに第１図に示すキャッシュ
ＬＳＩの構成を指定する入力ビン１３があり、第３図に
示す表にあるようにＤＣ的にそれらの入力ビンをＧＮＤ
かｖＣＣにしておけば拡張できるようになっている。
ＬＳＩの構成を指定する入力ビン１３があり、第３図に
示す表にあるようにＤＣ的にそれらの入力ビンをＧＮＤ
かｖＣＣにしておけば拡張できるようになっている。
それは内部に以下に示す判別回路を内蔵しているからで
ある。
ある。
Ｃ８，鱒ＥＰ２ 拳 ＥＰＩ・・・（ＲＡＳＩＣ）ＣＳ
２−ＥＰ２ ・ＥＰＩ ” ＥＰ２ ” ＥＰＩ
（ＳＬＯ・Ａ１５＋ＳＬＯ・Ａ１５ ） ・（ＥＸＰＡＮＳＩＯＮ １ ） ｃｓ３−罰１・野１＋Ｅ西 ・ＥＰｌ（ＳＬｉ５ ・
Ａ１５＋５ＬＯ−Ａ１５ ’） ＋ＥＰ２（ＥＰＩ・５
ＬＯ−Ａｌｅ ・Ａ１５＋ＥＰ１ φＳＬＯφＡＬＩ
３ ・Ａ１５＋ＥＰ２（ＥＰＩ ・ＳＬＯ−ＡＬＢ
・Ａ１５＋ＥＰｌ ・ｓｔ、Ａ５ ・Ａｌｅ
−Ａ１５＋ＥＰＬ −ＳＬＯ−Ａ１６ − Ａ１５
＋ＥＰ１− ＳＬＯ−Ａ１８ ・Ａ１５）・・・（ＥＸ
ＰＡＮＳＩＯＮ ２ ’）本発明実施例ではＥｘｐ＋ｖ
ｓ＋ｏＮ２の構成をとっており、第３図のようにキャッ
シュＬＳＩのに入力ビンＥＰ２．ＥＰ１．ＳＬＯをＤＣ
的に固定しておくことにより外部に拡張用付加回路なし
にキャッシュ付ＣＰＵシステムを実現できる。
２−ＥＰ２ ・ＥＰＩ ” ＥＰ２ ” ＥＰＩ
（ＳＬＯ・Ａ１５＋ＳＬＯ・Ａ１５ ） ・（ＥＸＰＡＮＳＩＯＮ １ ） ｃｓ３−罰１・野１＋Ｅ西 ・ＥＰｌ（ＳＬｉ５ ・
Ａ１５＋５ＬＯ−Ａ１５ ’） ＋ＥＰ２（ＥＰＩ・５
ＬＯ−Ａｌｅ ・Ａ１５＋ＥＰ１ φＳＬＯφＡＬＩ
３ ・Ａ１５＋ＥＰ２（ＥＰＩ ・ＳＬＯ−ＡＬＢ
・Ａ１５＋ＥＰｌ ・ｓｔ、Ａ５ ・Ａｌｅ
−Ａ１５＋ＥＰＬ −ＳＬＯ−Ａ１６ − Ａ１５
＋ＥＰ１− ＳＬＯ−Ａ１８ ・Ａ１５）・・・（ＥＸ
ＰＡＮＳＩＯＮ ２ ’）本発明実施例ではＥｘｐ＋ｖ
ｓ＋ｏＮ２の構成をとっており、第３図のようにキャッ
シュＬＳＩのに入力ビンＥＰ２．ＥＰ１．ＳＬＯをＤＣ
的に固定しておくことにより外部に拡張用付加回路なし
にキャッシュ付ＣＰＵシステムを実現できる。
尚、本発明は上記キャッシュシステムに限定使用される
ことなく、同一のＬＳＩを複数個使用して拡張する形態
で、性能が要求されたり外部に回路を増したくないもの
全てに同様の方式にて適用できる。
ことなく、同一のＬＳＩを複数個使用して拡張する形態
で、性能が要求されたり外部に回路を増したくないもの
全てに同様の方式にて適用できる。
［発明の効果］
以上説明の様に本発明に従えば、複数使用するＬＳＩが
自ら選択されたか否かを判断し動作するため、外部に付
加回路を要さず、且つタイミングデイレイもなくなる。
自ら選択されたか否かを判断し動作するため、外部に付
加回路を要さず、且つタイミングデイレイもなくなる。
第１図は本発明が使用されるキャッシュシス ′テムの
構成例を示す図、第２図は本発明実施例にて使用される
キャッシュディレクトリイの構造を示す図、第３図はシ
ステム構成テーブルを示す図、第４図は従来例のキャッ
シュシステムの構成例を示す図である。 １１・・・マイクロプロセッサ、１２・・・キャッシュ
ＬＳＩ、１３・・・拡張用入力ビン、１４・・・制御ラ
イン、１５・・・アドレスバス、１６・・・データバス
。 出願人代理人 弁理士 鈴 江 武 彦凪 忌 ハ
、す、 第１０ 第４図 第２Ｌ
構成例を示す図、第２図は本発明実施例にて使用される
キャッシュディレクトリイの構造を示す図、第３図はシ
ステム構成テーブルを示す図、第４図は従来例のキャッ
シュシステムの構成例を示す図である。 １１・・・マイクロプロセッサ、１２・・・キャッシュ
ＬＳＩ、１３・・・拡張用入力ビン、１４・・・制御ラ
イン、１５・・・アドレスバス、１６・・・データバス
。 出願人代理人 弁理士 鈴 江 武 彦凪 忌 ハ
、す、 第１０ 第４図 第２Ｌ
Claims (1)
- 拡張用に付加される少くとも１本の入力ピンと、動作時
他の入力ピンの情報と拡張用に設けられた上記入力ピン
を介して得られる拡張情報とを比較判別することにより
自らが選択されたか否かを判断して動作する内部回路と
を持つを同一ＬＳＩを複数使用してシステム拡張をはか
ることを特徴とするシステム拡張方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076939A JPH01251386A (ja) | 1988-03-30 | 1988-03-30 | システム拡張方式 |
| KR8904053A KR920001811B1 (en) | 1988-03-30 | 1989-03-30 | Expansion system |
| US07/758,358 US5202968A (en) | 1988-03-30 | 1991-09-10 | Expansion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076939A JPH01251386A (ja) | 1988-03-30 | 1988-03-30 | システム拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251386A true JPH01251386A (ja) | 1989-10-06 |
Family
ID=13619710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63076939A Pending JPH01251386A (ja) | 1988-03-30 | 1988-03-30 | システム拡張方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01251386A (ja) |
| KR (1) | KR920001811B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017527884A (ja) * | 2014-07-17 | 2017-09-21 | クアルコム，インコーポレイテッド | セットおよびウェイによるコンポーネントキャッシュへの柔軟なキャッシュパーティショニングのための方法および装置 |
-
1988
- 1988-03-30 JP JP63076939A patent/JPH01251386A/ja active Pending
-
1989
- 1989-03-30 KR KR8904053A patent/KR920001811B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017527884A (ja) * | 2014-07-17 | 2017-09-21 | クアルコム，インコーポレイテッド | セットおよびウェイによるコンポーネントキャッシュへの柔軟なキャッシュパーティショニングのための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890015134A (ko) | 1989-10-28 |
| KR920001811B1 (en) | 1992-03-03 |
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