JPH01238141A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01238141A JPH01238141A JP6611088A JP6611088A JPH01238141A JP H01238141 A JPH01238141 A JP H01238141A JP 6611088 A JP6611088 A JP 6611088A JP 6611088 A JP6611088 A JP 6611088A JP H01238141 A JPH01238141 A JP H01238141A
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- polysilicon
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Links
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Landscapes
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
段差を有する半導体基板上における導電材料のエツチン
グ処理方法の改良に関し、 簡単且つ容易に実施し得る工程により、エツチング処理
後に形成された、導電材料の残渣により引き起こされる
障害の除去を可能にした半導体装置の製造方法の提供を
目的とし、 エツチング処理後に形成された、ショート或いは耐圧不
良の原因となる導電材料の残渣を、酸化物とする工程を
含むよう構成する。
グ処理方法の改良に関し、 簡単且つ容易に実施し得る工程により、エツチング処理
後に形成された、導電材料の残渣により引き起こされる
障害の除去を可能にした半導体装置の製造方法の提供を
目的とし、 エツチング処理後に形成された、ショート或いは耐圧不
良の原因となる導電材料の残渣を、酸化物とする工程を
含むよう構成する。
本発明は、半導体装置の製造方法に係り、特に段差を有
する半導体基板上における導電材料のエツチング処理方
法の改良に関するものである。
する半導体基板上における導電材料のエツチング処理方
法の改良に関するものである。
半導体基板上に設けた段差を有する導電材料のエツチン
グ処理において、異方性のエツチング処理を行った場合
に導電材料のエツチング残渣が垂直面に残り、これがシ
ョート或いは耐圧不良の原因となっている。
グ処理において、異方性のエツチング処理を行った場合
に導電材料のエツチング残渣が垂直面に残り、これがシ
ョート或いは耐圧不良の原因となっている。
このため、現状では異方性エツチング処理を行った後の
後処理として、オーバーエツチング処理を行うか或いは
等方性エツチング処理により上記の残渣を除去している
が、エツチャーの導電材料と下地との選択比が小さい場
合には、下地のつき抜は等の障害が発生している。
後処理として、オーバーエツチング処理を行うか或いは
等方性エツチング処理により上記の残渣を除去している
が、エツチャーの導電材料と下地との選択比が小さい場
合には、下地のつき抜は等の障害が発生している。
以上のような状況から異方性のエツチング処理後に形成
された導電材料のエツチング残渣による、ショート或い
は耐圧不良を防止することが可能な半導体装置の製造方
法が要望されている。
された導電材料のエツチング残渣による、ショート或い
は耐圧不良を防止することが可能な半導体装置の製造方
法が要望されている。
（従来の技術〕
従来の半導体装置の製造方法を導電材料がポリシリコン
の場合について工程順に第３図によりに説明する。
の場合について工程順に第３図によりに説明する。
先ず第３図（８１に示すように、段差を有する半導体基
板２１の表面を酸化してシリコン酸化膜２２を形成し、
その表面にポリシリコン膜２５を形成する。
板２１の表面を酸化してシリコン酸化膜２２を形成し、
その表面にポリシリコン膜２５を形成する。
次に第３図（ｂｌに示すように、レジスト膜２６を形成
し、リソグラフィー技術により図示のようなマスクを形
成し、異方性のエツチング処理によりポリシリコン膜２
５をパターニングする。
し、リソグラフィー技術により図示のようなマスクを形
成し、異方性のエツチング処理によりポリシリコン膜２
５をパターニングする。
この場合、段差の底部のポリシリコン膜２５が完全に除
去された状態においても、第３図（Ｃ１に示すように、
段差の側壁に付着したポリシリコン膜２５の残渣２５ａ
が残る。
去された状態においても、第３図（Ｃ１に示すように、
段差の側壁に付着したポリシリコン膜２５の残渣２５ａ
が残る。
このポリシリコン膜２５の残渣２５ａがポリシリコン膜
２５０間の絶縁膜上に形成された場合には、分離して形
成すべきポリシリコン膜２５の間のショート或いは耐圧
不良の原因となる。
２５０間の絶縁膜上に形成された場合には、分離して形
成すべきポリシリコン膜２５の間のショート或いは耐圧
不良の原因となる。
以上説明の従来の半導体装置の製造方法においては、絶
縁膜トに分離して形成すべき導電材料の間の絶縁膜上に
、導電材料の残渣が形成されることがあると、この導電
材料の残渣が上記の分離して形成すべき導電材料の間の
ショート或いは耐圧不良の原因となるという問題点があ
った。
縁膜トに分離して形成すべき導電材料の間の絶縁膜上に
、導電材料の残渣が形成されることがあると、この導電
材料の残渣が上記の分離して形成すべき導電材料の間の
ショート或いは耐圧不良の原因となるという問題点があ
った。
本発明は以上のような状況から簡単且つ容易に実施し得
る工程により、エツチング処理後に形成された、導電材
料の残渣により引き起こされる障害の除去を可能にした
半導体装置の製造方法の提供をＵ的とするものである。
る工程により、エツチング処理後に形成された、導電材
料の残渣により引き起こされる障害の除去を可能にした
半導体装置の製造方法の提供をＵ的とするものである。
〔課題を解決するための手段］
上記問題点は、エツチング処理後に形成された、ショー
ト或いは耐圧不良の原因となる導電材料の残渣を、酸化
物とする工程を含む本発明による半導体装置の製造方法
によって解決される。
ト或いは耐圧不良の原因となる導電材料の残渣を、酸化
物とする工程を含む本発明による半導体装置の製造方法
によって解決される。
即ち本発明においては、導電材料膜のエツチング処理を
行った後、絶縁膜上に分離して形成すべき導電材料膜の
間の絶縁膜上に、導電材料の残渣が形成された場合には
、この導電材料の残渣を酸化することにより、導電材料
を酸化物にして導電性を失わせることが可能となり、導
電材料膜の間のショート或いは耐圧不良を防止すること
が可能となる。
行った後、絶縁膜上に分離して形成すべき導電材料膜の
間の絶縁膜上に、導電材料の残渣が形成された場合には
、この導電材料の残渣を酸化することにより、導電材料
を酸化物にして導電性を失わせることが可能となり、導
電材料膜の間のショート或いは耐圧不良を防止すること
が可能となる。
以下第１図〜第２図により本発明の一実施例を導電材料
がポリシリコンの場合について工程順に説明する。
がポリシリコンの場合について工程順に説明する。
先ず第１図（ａ）に示すように、半導体基板１の表面に
シリコン酸化膜２を形成し、その上に図示のようにパタ
ーニングされたポリシリコンよりなるゲート電ＦｉＡ３
を形成する。更にその上にシリコン酸化膜４を形成し、
その表面にポリシリコン膜５を形成する。
シリコン酸化膜２を形成し、その上に図示のようにパタ
ーニングされたポリシリコンよりなるゲート電ＦｉＡ３
を形成する。更にその上にシリコン酸化膜４を形成し、
その表面にポリシリコン膜５を形成する。
第２図は本実施例の平面図であり、Ａ−Ａ”断面の部分
にポリシリコン膜５を残し、Ｂ−Ｂ’断面の部分のポリ
シリコン膜５を除去する場合、ポリシリコン膜５を残す
部分には、第１図（ｂｌに示すようにリソグラフィー技
術によりレジスト膜６を形成し、ポリシリコン膜５を除
去する部分のレジスト膜６は除去して第１図（ａｌに示
すような状態にして異方性エツチング処理を行う。
にポリシリコン膜５を残し、Ｂ−Ｂ’断面の部分のポリ
シリコン膜５を除去する場合、ポリシリコン膜５を残す
部分には、第１図（ｂｌに示すようにリソグラフィー技
術によりレジスト膜６を形成し、ポリシリコン膜５を除
去する部分のレジスト膜６は除去して第１図（ａｌに示
すような状態にして異方性エツチング処理を行う。
この場合第１図（Ｃ１に示すように、ポリシリコン膜５
を除去すべき部分のシリコン酸化膜４の垂直面にポリシ
リコンの残渣５ａが形成される。
を除去すべき部分のシリコン酸化膜４の垂直面にポリシ
リコンの残渣５ａが形成される。
第１図（Ｃ）に示す第２図のＢ−Ｂ’ 断面図に示すよ
うに、シリコン酸化膜４の垂直面の表面にポリシリコン
の残渣５ａが形成されると、Ａ−Ａ’断面のポリシリコ
ン膜５の間のショート或いは耐圧不良の原因となる。
うに、シリコン酸化膜４の垂直面の表面にポリシリコン
の残渣５ａが形成されると、Ａ−Ａ’断面のポリシリコ
ン膜５の間のショート或いは耐圧不良の原因となる。
そこで、炉或いは赤外線ランプを用いてこのポリシリコ
ンの残渣５ａを熱酸化し、シリコン酸化膜にする。
ンの残渣５ａを熱酸化し、シリコン酸化膜にする。
このようにシリコン酸化膜４０表面にポリシリコンの残
渣５ａが形成されることがあっても、熱酸化によりポリ
シリコンをシリコン酸化膜にすることにより、導電性は
失われ、ポリシリコン膜５０間のショート或いは耐圧不
良を防止し得る。
渣５ａが形成されることがあっても、熱酸化によりポリ
シリコンをシリコン酸化膜にすることにより、導電性は
失われ、ポリシリコン膜５０間のショート或いは耐圧不
良を防止し得る。
又、必要であればこのシリコン酸化膜を工、７チング処
理により除去することも可能である。
理により除去することも可能である。
本実施例では導電材料がポリシリコンの場合について説
明したが、導電材料はポリシリコンにのみ限定されるも
のでなく、酸化物が導電性を失う導電材料であれば、そ
の他の導電材料の使用も可能である。
明したが、導電材料はポリシリコンにのみ限定されるも
のでなく、酸化物が導電性を失う導電材料であれば、そ
の他の導電材料の使用も可能である。
以上の説明から明らかなように本発明によれば極めて簡
単な工程を追加することにより、導電材料間のショート
或いは耐圧不良の原因となる導電材料の残渣を絶縁物で
ある酸化膜とすることが可能であり、又、必要であれば
この酸化膜をエツチング処理により除去することも可能
である等の利点があり、著しい経済的及び、信頼性向上
の効果が期待でき工業的には極めて有用なものである。
単な工程を追加することにより、導電材料間のショート
或いは耐圧不良の原因となる導電材料の残渣を絶縁物で
ある酸化膜とすることが可能であり、又、必要であれば
この酸化膜をエツチング処理により除去することも可能
である等の利点があり、著しい経済的及び、信頼性向上
の効果が期待でき工業的には極めて有用なものである。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は本発明による一実施例の平面図、第３図は従来
の半導体装置の製造方法を工程順に示す側断面図、 である。 図において、 １は半導体基板、 ２はシリコン酸化膜、 ３はゲート電極、 ４はシリコン酸化膜、 ５はポリシリコン膜、 ５ａは残渣、 ６はレジスト膜、 を示す。 （ト）） レジストｌｉ （６）の形成本発明による一
実施例を工程順に示す側断面２第 １ 図 本発明による一実施例の平面図 第２図 従来の半導体装置の製造方法を工程順に示す側断面図第
３図
、 第２図は本発明による一実施例の平面図、第３図は従来
の半導体装置の製造方法を工程順に示す側断面図、 である。 図において、 １は半導体基板、 ２はシリコン酸化膜、 ３はゲート電極、 ４はシリコン酸化膜、 ５はポリシリコン膜、 ５ａは残渣、 ６はレジスト膜、 を示す。 （ト）） レジストｌｉ （６）の形成本発明による一
実施例を工程順に示す側断面２第 １ 図 本発明による一実施例の平面図 第２図 従来の半導体装置の製造方法を工程順に示す側断面図第
３図
Claims (1)
- エッチング処理後に形成された、ショート或いは耐圧
不良の原因となる導電材料の残渣を、酸化物とする工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6611088A JPH01238141A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6611088A JPH01238141A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238141A true JPH01238141A (ja) | 1989-09-22 |
Family
ID=13306423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6611088A Pending JPH01238141A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238141A (ja) |
-
1988
- 1988-03-18 JP JP6611088A patent/JPH01238141A/ja active Pending
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