JPH01229378A

JPH01229378A - 画像データ記憶装置

Info

Publication number: JPH01229378A
Application number: JP5532488A
Authority: JP
Inventors: Hajime Sugano; 元菅野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-09
Filing date: 1988-03-09
Publication date: 1989-09-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［目次］概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例発明の効果［概要］ラスタオペレーションが行なわれる画像データ記憶装置
に関するものであり、高速なラスタオペレーションが可能となる画像データ記
憶装置を安価に提供することを目的とし、このためビッ
トデータの画素データを記憶する画素データ記憶手段と
、入力されたビットデータ対のうらいずれかを画素デー
タ記憶手段から読み出された画素データに応じ選択して
該画素データを選択データに更新する画素データ更新手
段と、画素データの更新有無を指示するデータとラスク
オペレーションの論理演算用ビットデータと論理演算の
種別指定用データとに基づいて画素データ記憶手段のデ
ータ更新結果が該論理演算の結果となる前記ビットデー
タ対を生成する書込データ生成手段と、を有する、こと
を特徴している。

［産業上の利用分野］本発明は、ラスクオペレーションが行なわれる画像デー
タ記憶装置に関するものである。

マルチウィンドウ機能を利用してコンピュータの操作環
境を向上できるが、そのマルチウィンドウ機能は画像デ
ータ記憶装置側でラスクオペレーションが行なわれるこ
とにより実現できる。

［従来の技術］第９図では従来技術が説明されており、メモリセル２０
−１．２０−２・・・２０−３２には画素データが各々
記憶される。

そしてメモリセル２０−１．２０−２・・・２０−３２
から読み出された画素データ（１ビツト、計３２ビット
）はラスクオペレーションの論理演算が行なわれるＡＬ
Ｕ２２−１．２２−１・・・２２−３２とＭＰＸ２４−
１．２４−２・・・２４−３２とに各々与えられ、ＡＬ
Ｕ２２−１．２２−２・・・２２−３２で得られたラス
クオペレーションの論理演算結果を示すビットデータ（
計３２ビット）はＭＰＸ２４−１．２４−２・・・２４
−３２に各々与えられる。

さらにＡＬＵ２２−１．２２−２・・・２２−３２には
それらで行なわれる論理演算の種別（１６種類）を指定
するデータ（４ビツト）と論理演算に使用されるビット
データ（計３２ビット）とが与えられ、ＡＩＬＪ２２−
１．２２−２・・・２２−３２では、メモリセル２０−
１．２０−２・・・２０−３２から読み出された画素デ
ータと入力データとが各々論理演算される。

それらでは入力データにより指定された論理演算が行な
われ、各論理演算の結果は対応したＭＰＸ２４−１．２
４−２・・・２４−３２に与えられる。

これらＭＰＸ２４−１．２４−２・・・２４−３２には
画素データの更新有無を指示するデータとしてマスクデ
ータが各々与えられ、ＭＰＸ２４−１．２４−２・・・
２４−３２ではそれらのマスクデータに応じてメモリセ
ル読み出しデータ（画素データ）とＡＬＵ出力データ（
論理演算結果を示すデータ）とのうちいずれかが各々選
択される。

そしてＭＰＸ２４−１．２４−２・・・２４−３２で選
択されたビットデータはメモリセル２０−１．２０−２
・・・２０−３２の対応アドレスに書き込まれ、その結
果、画素データがＡＬＵ出力データに更新される。

［発明が解決しようとする課題］ここで、ラスクオペレーションの論理演算を指定するビ
ットデータが示されるマスクデータをＡＬＵ２２−１．
２２−１・・・２２−３２へ入力するために、複数の信
号線（４ビツト幅のデータバス）が必要となる。

このため第９図の回路を構成する素子を搭載した基板の
ピン数が増加してコンピュータの製造に要するコストが
上昇し、あるいはピン数の制約から、その基板上に回路
を搭載することが困難となる場合が生ずる。

またメモリセル２０−１．２０−２・・・２０−３２毎
にＡＬＵ２２−１．２２−２・・・２２−３２が設けら
れるので、ラスクオペレーションの動作速度が低下する
。

このためウィンドウのオープン、クローズ速度が制限さ
れ、したがってマルチウィンドウの操作環境をより高め
ることが困難となる。

本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、基板のピン数削減および動作速度の向上が
可能となる画像データ記憶装置を提供することにある。

［課題を解決するための手段］上記目的を達成するために、本発明に係る画像データ記
憶装置は第１図のように構成されている。

同図の画像データ記憶手段１０にはビットデータの画像
データが記憶される。

また画素データ更新手段１２では、入力されたビットデ
ータ対のうちいずれかが画素データ記憶手段１０の読み
出しデータに応じ選択され、その画素データは選択され
たデータに更新される。

そして画素データ更新手段１２に入力されるビットデー
タ対は書込データ生成手段１４で生成される。

書込データ生成手段１４には画素データの更新有無を示
すデータ、ラスタオペレーションの論理演算に使用すべ
きビットデータ、論理演算の種別を指定するデータが従
来と同様に与えられ、その書込データ生成手段１４では
、指定された種別の論理演算が行なわれたときと同一の
更新結果が画素データ記憶手段１０で得られる前記ビッ
トデータ対が、これらの入力データに基づいて生成され
る。

［作用］本発明では、画素データ更新手段１２に入力されたビッ
トデータ対のうちいずれかが読み出しの画素データに応
じて選択され、その選択データに画素データ記憶手段１
０の画素データが更新される。

このデータ更新の結果が従来と同様となるビットデータ
対が書込データ生成手段１４から画素データ更新手段１
２に与えられる。

したがって、実際のラスタオペレーションは画素データ
記憶手段１０および画素データ更新手段１２側で行なわ
れるが、それらではラスタオペレーションの論理演算は
行なわれない。

［実施例］以下、図面に基づいて本発明に係る画像データ記憶装置
の好適な実施例を説明する。

第２図では実施例の仝体構成が説明されており、描画部
３０ではラスタオペレーションの論理演算で使用すべき
データ１００．マスクデータ１０２゜論理演算の種別を
指定するデータ１０４が従来と同様に得られ、それらは
データ書込部３２に与えられる。

そしてデータ書込部３２ではこれらのデータ１００．１
０２．１０４に基づいて対のビットデータ２００−１．
２００−２が生成され、それらビットデータ２００−１
．２００−２は画像メモリ部３４に与えられる。

なお、描画部３０およびデータ書込部３２を構成する回
路素子は基板３６上に搭載されており、画像メモリ３４
を構成する回路素子は別の基板３８上に搭載されている
。

また、データ１００，１０２，１０４は３２ビット幅、
３２ビット幅、４ビット幅のデータバスを各々介して描
画部３０からデータ書込部３２に与えられており、ビッ
トデータ２００−１．２００−２は３２ピッ１〜幅のデ
ータバスを各々介してデータ書込部３２から画像メモリ
部３４に与えられている。

第３図ではデータ変換部３２の回路構成が説明されてお
り、デ・−タ変換部３２はデータ変換回路４０−１．４
０−２・・・４０−３２により構成されている。

そしてデータ１００．１０２の各ビットデータはそれら
に対応したデータ変換回路４０−１．４０−２・・・４
０−３２に各々入力され、４ビツトデータのデータ１０
４は各データ変換回路４０−１．４０−２・・・４０−
３２へ共通入力される。

またデータ変換回路４０−１．４０−２・・・４０−３
２は同一構成とされており、それらで各々得られたビッ
トデータ対２００−１．２００−２は対応のパスライン
へ送出される。

第４図ではデータ変換回路４０−１の構成が説明されて
おり、データ１０２（画像データ更新時にＨ０１１とな
り、更新しないときにＩＩ　１１１＋となる。

）の対応ビットデータはノット回路４２およびオア回路
４４に与えられる。

またデータ１００の対応ビットデータはノット回路４６
およびアンド回路４８．５０に与えられ、ノット回路４
２の出力はアンド回路４８，５０゜５２．５４に、ノッ
ト回路４６の出力はアンド回路５２．５４に各々与えら
れる。

さらにアンド回路４８，５０．５２．５４にはデータ１
０４の対応ビットデータが各々与えられ、アンド回路４
８．５２の出力はオア回路５６に、アンド回路５０．５
４の出力はオア回路４４に各々与えられる。

これらオア回路５６．４４でビットデータ対２００−１
，２００−２が得られ、ビットデータ対２００−１，２
００−２は第５図ＭＰＸ２４−１に与えられる。

そして第５図においてはメモリモジュール５８−１．５
８−２・・・５８−３２にメモリセル２０−１．２０−
２・・・２０−３２及びＭＰＸ２４−１．２４−２・・
・２４−３２とが各々設けられており、メモリセル２０
−１．２０−２・・・２０−３２から読み出されたビッ
トデータの画素データ３００−１，３００−２・・・３
００−３２はＭＰＸ２４−１．２４−２・・・２４−３
２に各々与えられる。

これらＭＰＸ２４−１．２４−２・・・２４−３２では
画素データ３００−１，３００−２・・・３００−３２
に応じてビットデータ対２００−１．２００−２のいず
れかが各々選択され、それらの選択データ２００−１ま
たは２００−２はメモリセル２０−１．２０−２・・・
２０−３２へ画素データ３００−１，３００−２・・・
３００−３２に代えて各々書き込まれる。

これにより画素データ３００−１．３００−２・・・３
００−３２の更新が行なわれる。

それらメモリセル２０−１．２０−２・・・２０−３２
は同一構成とされており、第６図にはメモリセル２０−
１の構成が示されている。

このメモリセル２０−１はＤＲＡＭのチップ６０−１．
６０−２．６０−３．６０−４により構成され、各チッ
プ６０−１．６０−２．６０−３゜６０−４にはＭＰＸ
２４−１で選択されたデータ２００−１または２００−
２が共通入力される。

さらにチップ６０−１．６０−２．６０−３゜６０−４
には１０ビツトのアドレスデータと３ビツトのＲＡＭ制
御データとが与えられ、それらは第７図に示されたＲＡ
Ｍコントローラ５９で生成される。

本実施例は以上の構成から成り、以下、その作用を説明
する。

データ書込部３２では、データ変換回路４０−１．４０
−２・・・４０−３２が第４図のようにゲート回路で構
成されているので、描画部３０からデータ１００，１０
２．１０４が与えられると、ビットデータ対２００−１
，２００−２が直ちに生成される。

第８図ではこのデータ変換回路４０−１．４０−２・・
・４０−３２のビットデータ対生成作用とＭＰＸ２４−
１．２４−２・・・２４−３２のデータ選択作用とが説
明されており、同図にはデータ１０４で示される１６の
論理演算種別と、読み出しデータ３００−１，３００−
２・・・３０Ｏ−３２の値ｄと、書込データ１００の値
Ｓと、ＭＰＸ選択のデータ２００−１，２００−２との
対応関係が示されている。

例えば、各ビットが第４図において上側からパ０．１，
０．１”となる値５のデータ１０４が入力されたノーオ
ペレーション論理演算の指定時には、書込データ値Ｓに
応じてアンド回路５０または５４の出力値が１ｍ　１　
Ｎとなるので、データ２００−１，２００−２は常に各
々＄１０ｔｏ　、　ｔｏ　１　ｔｏとなる。

ＭＰＸ２４−１．２４−２・・・２４−３２では読み出
しデータ値ｄがｔｅｏｔｔのときにデータ２００−１が
、”１″のときにデータ２００−２が各々選択され、し
たがって読み出されたものと同じ値のデータ２００−１
または２００−２がメモリセル２０−１．２０−２・・
・２０−３２に書込まれる。

このため、読み出しデータ３００−１，３００−２・・
・３００−３２の更新は実質的に行なわれない。

なお、ラスタデータ１０２の値が＃ｌ　１　ＩＩのとき
には、オア回路４４の出力値がＩＴ　１　ＩＴとなるの
で、同様にして読み出しデータ３００−１，３００−２
・・・３００−３２の更新が行なわれることはない。

また、各ビットが第４図において上側から°ＩＱ。

ｏ、ｏ、ｏ”となる値Ｏのデータ１０４が入力されたゼ
ロクリア論理演算の指定時には、書込データ値Ｓにかか
わらずアンド回路４８．５０．５２゜５４の出力値が全
て′０゛′となるので、データ２００−１，２００−２
は常に各々ＩＴ　Ｑ　ＩＩ　、　Ｉｆ　Ｑ　１９となる
。

ＭＰＸ２４−１．２４−２・・・２４−３２では読み出
しデータ値ｄがＯ″のときにデータ２００−１が、ｕ　
１１１のときにデータ２００−２が各々選択されるので
、読み出しデータ３００−１゜３００−２・・・３００
−３２の値にかかわらず、値がＯ″のデータ２００−ま
たは２００−２がメモリセル２０−１．２０−２・・・
２０−３２に書込まれる。

このため、そのときにお（プるデータ３００−１゜３０
０−２・・・３００−３２はゼロクリアされる。

そして、各ビットが第４図において上側からパ０、Ｏ，
０，１”となる値１のデータ１０４が入力されたアンド
書き論理演算（式ｓ−ｄで示される。）の指定時には、
書込データ１００の値Ｓが１″の場合にデータ２００−
２の値のみが１″′となる。

ＭＰＸ２４−１．２４−２・・・２４−３２では読み出
しデータ値ｄがＯ゛のときにデータ２００−１が、ｒｅ
　１　ｔｏのときにデータ２００−２が各々選択される
ので、書込データ１００の値Ｓが゛。

０１１の場合と書込データ１００の値Ｓが１１１９１の
場合で読み出しデータ値ｄが１１０１１のときには、値
が゛°０パのデータ２００−１．２００−２がメモリセ
ル２０−１．２０−２・・・２０−３２に書込まれ、書
込データ１００の値Ｓが＄＋　１　ＩＩの場合で読み出
しデータ値ｄがｕ　１　ｅｅのときにのみ、値がｎ　１
　＋ｔとなっているデータ２００−２がメモリセル２０
−１．２０−２・・・２０−３２に書込まれる。

すなわち、論理演算が式ｓ−ｄで示されるアンド書きの
論理演算が選択された場合、その論理演算が実際には行
なわれていないにもかかわらず、この論理演算結果と一
致したデータ更新が行なわれる。

このことは他の論理演算が指定されたときも同様である
。

したがって画像メモリ部３４では、従来における論理演
算が行なわれないにもかかわらず、その論理演算結果と
一致した画素データ更新がビットデータ２００−１，２
００−２の選択により行なわれる。

このため、画像メモリ部３４へ論理演算を指定するデー
タが送出されるバスを設けることが不要となる。

その結果、基板３６．３８のピン数増加を抑制でき、あ
るいはその数が制約された場合でも、必要な回路素子を
搭載できる。

これにより、製造コストの低減が可能となり、製造の容
易化を図ることが可能となる。

また画像メモリ部３４では論理演算が行なわれず、さら
にデータ書込部３２がゲート素子で構成されるので、ラ
スタオペレーションの高速動作が可能となる。

その結果、マルチウィンドウの使用上において、より快
適な操作環境を提供できる。

［発明の効果］以上説明したように本発明によれば、ラスタオペレーシ
ョンの論理演算が行なわれないので、論理演算を行なう
回路とその論理演算の種別を指定するための信号線が不
要となり、したがって高速動作できる装置を安価に構成
することが可能となる。

【図面の簡単な説明】

第１図は発明の原理説明図、第２図は実施例の全体構成説明図、第３図はデータ変換部の回路構成説明図、第４図はデー
タ変換回路の構成説明図、第５図は画像メモリ部の回路
構成説明図、第６図はメモリセルの回路構成説明図、第
７図は画像メモリ部の具体的な回路構成説明図、第８図は実施例のラスクオペレーション作用説明図、第９図は従来技術を説明する回路構成図でおる。２０−１．２０−２・・・２０−３２・・・メモリセル、２４−１．２４−２・・・２４−３２・・・ＭＰＸ。３０・・・描画部、３２・・・データ書込部、３４・・・画像メモリ部、３６．３８・・・基板、４０−１．４０−２・・・４０−３２・・・データ変換回路、５８−１．５８−２・・・５８−３２・・・メモリモジュール。メモリセルの回路構成説明図第６図アドレスデータ１０ｂｉｔ実施例のラスクオペレーション作用説明図第８図従来技術を説明する回路構成図第９図

Claims

【特許請求の範囲】ビットデータの画素データを記憶する画素データ記憶手
段（１０）と、入力されたビットデータ対のうちいずれかを前記画素デ
ータ記憶手段（１０）から読み出された画素データに応
じ選択して選択データに画素データを更新する画素デー
タ更新手段（１２）と、画素データの更新有無を指示す
るデータとラスタオペレーションの論理演算用ビットデ
ータと論理演算の種別指定用データとに基づいて前記画
像データ記憶手段（１０）の画素データ更新結果が該論
理演算の結果となる前記ビットデータ対を生成する書込
データ生成手段（１４）と、を有する、ことを特徴とする画像データ記憶装置。