JPH01228316A - ディレーライン - Google Patents
ディレーラインInfo
- Publication number
- JPH01228316A JPH01228316A JP63053819A JP5381988A JPH01228316A JP H01228316 A JPH01228316 A JP H01228316A JP 63053819 A JP63053819 A JP 63053819A JP 5381988 A JP5381988 A JP 5381988A JP H01228316 A JPH01228316 A JP H01228316A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- waveform
- input
- delay elements
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008094 contradictory effect Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデイレーラインに関し、特にパーソナルコンピ
ュータ、ディジタル計測器、ＩＣテスタ等の制御信号の
タイミング制御を行なう遅延回路における遅延部の回路
構成に関する。
ュータ、ディジタル計測器、ＩＣテスタ等の制御信号の
タイミング制御を行なう遅延回路における遅延部の回路
構成に関する。
（従来の技術）
近年、デイレーラインを用いた装置の小型化、高性能化
の要求に伴なって、デイレーラインそのものの小型化及
びデイレーラインのモノリシックＩＣ化が求められてい
る。以下、従来のデイレーラインを図面に従って説明す
る。
の要求に伴なって、デイレーラインそのものの小型化及
びデイレーラインのモノリシックＩＣ化が求められてい
る。以下、従来のデイレーラインを図面に従って説明す
る。
第４図は従来のデイレーラインの構成を示す論理回路図
である。同図において、ＩＮは入力端子、ＩＱは大力バ
ッファ、ＯＢ、〜０８ｏは出力バッファ、ＯＬ、〜ＤＬ
ｏは遅延素子、ＯＵＴ、〜０ＩＪＴ、は出力端子である
。ここで、ＤＬ、〜ＤＬｏは初期においてキャパシタン
ス、インダクタンス等の受動素子を組合せて構成された
積分回路が用いられ、ハイブリッドＩＣ化されている。
である。同図において、ＩＮは入力端子、ＩＱは大力バ
ッファ、ＯＢ、〜０８ｏは出力バッファ、ＯＬ、〜ＤＬ
ｏは遅延素子、ＯＵＴ、〜０ＩＪＴ、は出力端子である
。ここで、ＤＬ、〜ＤＬｏは初期においてキャパシタン
ス、インダクタンス等の受動素子を組合せて構成された
積分回路が用いられ、ハイブリッドＩＣ化されている。
次に、第４図において破線で囲まれた部分の回路構成を
第５図に示し、動作を説明する。ただし、同図の遅延素
子としてＥＣＬゲートを用いたデイレーライン回路であ
る。例えば、第６図に示すタイムチャートのような立上
り（立下り）波形の×１信号を第５図の入力×１に入力
すると、出力×２にもｘ２信号のような立上り（立下り
）波形が現われる。ただし、この場合は立上り波形遅延
〉立下り波形遅延という関係のときである。よって、パ
ルス幅が第６図のようにｔｐＬＨｊｐＨＬ ＝Δｔｐ、
だけ短くなる。
第５図に示し、動作を説明する。ただし、同図の遅延素
子としてＥＣＬゲートを用いたデイレーライン回路であ
る。例えば、第６図に示すタイムチャートのような立上
り（立下り）波形の×１信号を第５図の入力×１に入力
すると、出力×２にもｘ２信号のような立上り（立下り
）波形が現われる。ただし、この場合は立上り波形遅延
〉立下り波形遅延という関係のときである。よって、パ
ルス幅が第６図のようにｔｐＬＨｊｐＨＬ ＝Δｔｐ、
だけ短くなる。
尚、第４図のＤＬ、〜ＤＬｎで示した遅延素子をＣＭＯ
Ｓケート、ＣＣＤ （Ｃｈａｒｇｅρｏｕｐｌｅｄ ｐ
ｅｖｉｃｅ）、ＴＴＬゲート、ＥＣＬゲート等で構成し
たデイレーラインが開発されている。
Ｓケート、ＣＣＤ （Ｃｈａｒｇｅρｏｕｐｌｅｄ ｐ
ｅｖｉｃｅ）、ＴＴＬゲート、ＥＣＬゲート等で構成し
たデイレーラインが開発されている。
（発明が解決しようとする課題）
しかしながら、従来のデイレーラインでは一つの遅延素
子の入出力波形の立上り波形と立下り波形の相互に遅延
差Δｊｐｄがあった場合、ｎ段の遅延素子を信号か通過
する際にその相互差はｎ倍のΔｔｐｄに拡大される。こ
のｎＸΔｔｐｄは入力のパルス幅と出力のパルス幅の差
となってしまうという問題点がある。
子の入出力波形の立上り波形と立下り波形の相互に遅延
差Δｊｐｄがあった場合、ｎ段の遅延素子を信号か通過
する際にその相互差はｎ倍のΔｔｐｄに拡大される。こ
のｎＸΔｔｐｄは入力のパルス幅と出力のパルス幅の差
となってしまうという問題点がある。
本発明はこの問題点を解決するためのもので、ｎ段の遅
延素子を通過するディジタル信号の立上り波形の遅延と
立下り波形の遅延との差をなくし、デイレーラインで用
いられるＥＣＬゲート内に比較電圧印加を不要にして電
源回路を不要とすることによりチップ面積を小さくでき
、小型化を図ることができるデイレーラインを提供する
ことを目的とする。
延素子を通過するディジタル信号の立上り波形の遅延と
立下り波形の遅延との差をなくし、デイレーラインで用
いられるＥＣＬゲート内に比較電圧印加を不要にして電
源回路を不要とすることによりチップ面積を小さくでき
、小型化を図ることができるデイレーラインを提供する
ことを目的とする。
（課題を解決するための手段）
本発明は前記問題点を解決するために、多入力、多出力
のロジック回路であって、一つの第１の入力端子に入力
される信号波形はこの第１の入力端子の他の一つの第２
の入力端子に入力される４３号は相反する関係となり、
一つの第１の出力端子から出力させる信号波形はこの第
１の出力端子の他の一つの第２の出力端子から出力され
る信号波形は相反する関係となり、出力波形のレベルの
ハイからローへ、ローからハイへ切り換わりは第１、第
２の入力端子に入力される波形のレベルが同じになると
きに駆動し始めるロジック回路の遅延素子を多段直列に
接続したことに特徴がある。
のロジック回路であって、一つの第１の入力端子に入力
される信号波形はこの第１の入力端子の他の一つの第２
の入力端子に入力される４３号は相反する関係となり、
一つの第１の出力端子から出力させる信号波形はこの第
１の出力端子の他の一つの第２の出力端子から出力され
る信号波形は相反する関係となり、出力波形のレベルの
ハイからローへ、ローからハイへ切り換わりは第１、第
２の入力端子に入力される波形のレベルが同じになると
きに駆動し始めるロジック回路の遅延素子を多段直列に
接続したことに特徴がある。
（作用）
以上のような構成を有する本発明によれば、多入力、多
出力のロジック回路の遅延素子の各々では第１の入力端
子に入力される信号波形は第２の入力端子に入力される
信号波形と相反する。また、出力においても第１の出力
端子から出力させる信号波形は第２の出力端子から出力
させる信号波形と相反する。さらに、このロジック回路
は出力波形のレベルのハイからローへ、ローからハイへ
切り換わりにおいて第１、第２の入力端子に入力される
波形のレベルが同じになるとき駆動し始める。
出力のロジック回路の遅延素子の各々では第１の入力端
子に入力される信号波形は第２の入力端子に入力される
信号波形と相反する。また、出力においても第１の出力
端子から出力させる信号波形は第２の出力端子から出力
させる信号波形と相反する。さらに、このロジック回路
は出力波形のレベルのハイからローへ、ローからハイへ
切り換わりにおいて第１、第２の入力端子に入力される
波形のレベルが同じになるとき駆動し始める。
したがって、本発明は前期問題点を解決することができ
、ｎ段の遅延素子を通過するディジタル信号の立上り波
形の遅延と立下り波形の遅延の差をなくすとともに小型
化を図ることができるデイレーラインを提供できる。
、ｎ段の遅延素子を通過するディジタル信号の立上り波
形の遅延と立下り波形の遅延の差をなくすとともに小型
化を図ることができるデイレーラインを提供できる。
（実施例）
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例の構成を示す論理回路図であ
る。同図において、第３図と同じ参照番号は同じ構成要
素を示す。異なる構成として、ＯＬ、〜ＤＬｏの遅延素
子は２入力、２出力の回路で構成され、各ＯＬ、〜ＤＬ
ｏの２つの入力は正負相反する論理レベルである。２つ
の出力も同様に正負相反する論理レベルが出力される。
る。同図において、第３図と同じ参照番号は同じ構成要
素を示す。異なる構成として、ＯＬ、〜ＤＬｏの遅延素
子は２入力、２出力の回路で構成され、各ＯＬ、〜ＤＬ
ｏの２つの入力は正負相反する論理レベルである。２つ
の出力も同様に正負相反する論理レベルが出力される。
また、各ＤＬ。
〜ＤＬ、の駆動は一方の入力端子の立上がり電圧波形と
他方の入力端子の立下り波形が共に交わる同一電圧レベ
ルとなるときをスレッシュホールドとして駆動し始める
。
他方の入力端子の立下り波形が共に交わる同一電圧レベ
ルとなるときをスレッシュホールドとして駆動し始める
。
次に、第１図において破線で囲まれた部分の回路構成を
第２図に示し、動作を説明する。
第２図に示し、動作を説明する。
第１図のＯＬ、において第２図のトラジスタＱＩＩ＋Ｑ
２１のＯＮ・ＯＦＦが切り換わる時刻は同時であって、
それは×９と×１の相反する論理入力が同一電圧で交わ
る時点で起こる。例えば第３図に示すタイムチャート（
ただし、第３図に示す場合は立上り波形遅延〉立下り波
形遅延という関係のときである。）のようにＸ、がＬ→
Ｈ９ｉがＨ−＋Ｌに変わるときｘＩ＋ｘｌが同一電圧レ
ベルとなる時点を境としてＤＬ２のＱｌｌはＯＦＦ→Ｏ
Ｎ 、 Ｑ２＋はＯＮ→ＯＦＦへ変わる。それに伴って
、×２はｌ、、 −＋ ）（、５ｒ２はＨ−）Ｌへ変わ
る。さらに、ＤＬ３側の×３はＬ−＋Ｈ，ｘｚはＨ−）
Ｌへ変わる。すなわち、ＤＬ３側におけるスレッシホー
ルドはＤＬ２側の×２．５ｒ２の波形が交わるレベルに
なる。よって、ＤＬ、側のＸ ｌ ＋ −〜１の波形が
交わる時点からＤＬ２側の×２．６の波形が交わる時点
までの時間ｊｐｄ１２と、ＤＬ２側のｘｚ、 ｒ２の波
形が交わる時点からＤＬ３側のＸ３＋ 口の波形が交わ
る時点までの時間Ｌｐｄ２３とは同じになる。ここで、
ある理由でＤＬ２の×２の立上りよりも石の立下りの方
が早い場合、つまり立上り遅延時間の方が大きい場合が
あったとしても次段の入力スレッジホールドはＸ ２
＋ 刀の波形が交わるレベルになり、ＤＬ、〜ＯＬ、の
遅延素子が同一パターンでの回路素子で構成されるかぎ
り各遅延素子の立上り及び立下り波形の遅延時間は同一
となる。
２１のＯＮ・ＯＦＦが切り換わる時刻は同時であって、
それは×９と×１の相反する論理入力が同一電圧で交わ
る時点で起こる。例えば第３図に示すタイムチャート（
ただし、第３図に示す場合は立上り波形遅延〉立下り波
形遅延という関係のときである。）のようにＸ、がＬ→
Ｈ９ｉがＨ−＋Ｌに変わるときｘＩ＋ｘｌが同一電圧レ
ベルとなる時点を境としてＤＬ２のＱｌｌはＯＦＦ→Ｏ
Ｎ 、 Ｑ２＋はＯＮ→ＯＦＦへ変わる。それに伴って
、×２はｌ、、 −＋ ）（、５ｒ２はＨ−）Ｌへ変わ
る。さらに、ＤＬ３側の×３はＬ−＋Ｈ，ｘｚはＨ−）
Ｌへ変わる。すなわち、ＤＬ３側におけるスレッシホー
ルドはＤＬ２側の×２．５ｒ２の波形が交わるレベルに
なる。よって、ＤＬ、側のＸ ｌ ＋ −〜１の波形が
交わる時点からＤＬ２側の×２．６の波形が交わる時点
までの時間ｊｐｄ１２と、ＤＬ２側のｘｚ、 ｒ２の波
形が交わる時点からＤＬ３側のＸ３＋ 口の波形が交わ
る時点までの時間Ｌｐｄ２３とは同じになる。ここで、
ある理由でＤＬ２の×２の立上りよりも石の立下りの方
が早い場合、つまり立上り遅延時間の方が大きい場合が
あったとしても次段の入力スレッジホールドはＸ ２
＋ 刀の波形が交わるレベルになり、ＤＬ、〜ＯＬ、の
遅延素子が同一パターンでの回路素子で構成されるかぎ
り各遅延素子の立上り及び立下り波形の遅延時間は同一
となる。
（発明の効果）
以上説明したように、本発明によれば、多入力、多出力
のロジック回路の遅延素子を多段・直列接続した構成か
らなるデイレーラインにしたことにより、立下り波形と
立下り波形の遅延時間が同一となり、デイレーラインを
通過するパルス波形の幅は入力と出力で不変にすること
ができる。
のロジック回路の遅延素子を多段・直列接続した構成か
らなるデイレーラインにしたことにより、立下り波形と
立下り波形の遅延時間が同一となり、デイレーラインを
通過するパルス波形の幅は入力と出力で不変にすること
ができる。
また、館記ロジック回路内に比較電圧印加が不要となる
ため電源回路が不要となりチップ面積を小さくでき、小
型化を図ることかできるデイレーラインを提供できる。
ため電源回路が不要となりチップ面積を小さくでき、小
型化を図ることかできるデイレーラインを提供できる。
第１図は本発明の一実施例の構成を示す論理回路図、第
２図は第１図で破線で囲まれた部分の回路構成を示す回
路図、第３図は本実施例の動作を示すタイムチャート、
第４図は従来のデイレーラインの構成を示す論理回路図
、第５図は第４で破線で囲まれた部分の回路構成を示す
回路図、第６図は従来のデイレーラインの動作を示すタ
イムチャートである。 １Ｂ・・・大力バッファ、 ＯＢ、〜ＯＢｎ・・・出力バッファ、 ＤＬ、〜ＤＬｏ・・・遅延素子、 ０ｆＪＴ、〜０（ＪＴ、・・・出力端子。
２図は第１図で破線で囲まれた部分の回路構成を示す回
路図、第３図は本実施例の動作を示すタイムチャート、
第４図は従来のデイレーラインの構成を示す論理回路図
、第５図は第４で破線で囲まれた部分の回路構成を示す
回路図、第６図は従来のデイレーラインの動作を示すタ
イムチャートである。 １Ｂ・・・大力バッファ、 ＯＢ、〜ＯＢｎ・・・出力バッファ、 ＤＬ、〜ＤＬｏ・・・遅延素子、 ０ｆＪＴ、〜０（ＪＴ、・・・出力端子。
Claims (1)
- 多入力、多出力のロジック回路であって、一つの第１の
入力端子に入力される信号波形は該第１の入力端子の他
の一つの第２の入力端子に入力される信号は相反する関
係となり、一つの第１の出力端子から出力させる信号波
形は該第１の出力端子の他の一つの第２の出力端子から
出力される信号波形は相反する関係となり、出力波形の
レベルのハイからローへ、ローからハイへ切り換わりは
前記第１、第２の入力端子に入力される波形のレベルが
同じになるときに駆動し始める前記ロジック回路の遅延
素子を多段直列に接続したことを特徴とするディレーラ
イン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053819A JPH01228316A (ja) | 1988-03-09 | 1988-03-09 | ディレーライン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053819A JPH01228316A (ja) | 1988-03-09 | 1988-03-09 | ディレーライン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228316A true JPH01228316A (ja) | 1989-09-12 |
Family
ID=12953398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053819A Pending JPH01228316A (ja) | 1988-03-09 | 1988-03-09 | ディレーライン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228316A (ja) |
-
1988
- 1988-03-09 JP JP63053819A patent/JPH01228316A/ja active Pending
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