JPH01223768A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
短チャンネルＬ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｇ
ｄ ｄｒａｉｎ） トランジスタの特性を安定させる改
良に関し、ゲート長を１．Ｏｎ以下に短くしても、ホッ
トキャリヤが発生することがな（、スレショルドボルト
（Ｖｔ＋−）や伝達コンダクタンス（Ｇ、）等の特性が
安定しており、しかも、ソース−ドレイン間耐圧は十分
大きなＬＤＤ ）ランジスタを提供することを目的とし
、
（イ）一導電型の半導体層上に形成されるゲート電極を
挟んで前記半導体層の表層に形成され反対導電型の不純
物を高濃度に含むソース・ドレインに接続して、前記ゲ
ート電極の下部領域に伸延して延在し前記反対導電型の
不純物を低濃度に含む付加的ソース・付加的ドレンを有
する半導体装置において、前記反対導電型の不純物を低
濃度に含む付加的ソース・付加的ドレインとは、前記ゲ
ート電極を絶縁するサイドウオールに対応する領域の外
部にまで伸延している半導体装置と、（ロ）一導電型の
半導体層の表層を酸化してゲート絶縁膜を形成した後、
ゲートを形成し、該ゲートをマスクとして反対導電型不
純物を導入して、反対導電型不純物を低濃度に含む付加
的ソース・付加的ドレインを形成し、前記ゲート電極の
側面と上面とに選択タングステン膜を厚く形成し、該選
択タングステン膜をマスクとして反対導電型不純物をイ
オン注入して、反対導電型不純物を高濃度に含むソース
・ドレインを形成し、前記選択タングステン膜を除去し
、絶縁膜を形成した後、異方性エツチングをなして、該
絶縁膜を前記ゲートの側面のみに残留して、サイドウオ
ールとする半導体装置の製造方法とをもって構成される
。[Detailed description of the invention] [Summary] Short channel LDD (lightly dopg
d drain) Regarding improvements to stabilize transistor characteristics, the gate length was increased to 1. Even if the voltage is shortened to below On, hot carriers will not be generated (characteristics such as threshold voltage (Vt+-) and transfer conductance (G) are stable, and the breakdown voltage between source and drain is sufficiently large. (a) A source transistor formed on the surface layer of a semiconductor layer with a gate electrode formed on a semiconductor layer of one conductivity type and containing a high concentration of impurities of the opposite conductivity type. In a semiconductor device having an additional source and an additional drain connected to the drain and extending into a lower region of the gate electrode and containing the impurity of the opposite conductivity type at a low concentration, the impurity of the opposite conductivity type is added to the semiconductor device. The additional sources and additional drains contained in a low concentration refer to the semiconductor device extending to the outside of the region corresponding to the sidewall insulating the gate electrode, and (b) the surface layer of the semiconductor layer of one conductivity type. After oxidizing and forming the gate insulating film,
A gate is formed, and impurities of opposite conductivity type are introduced using the gate as a mask to form an additional source and an additional drain containing impurities of opposite conductivity type at a low concentration, and selective tungsten is formed on the side and top surfaces of the gate electrode. A thick film is formed, and impurities of opposite conductivity type are ion-implanted using the selected tungsten film as a mask to form sources and drains containing a high concentration of impurities of opposite conductivity type, and the selective tungsten film is removed to form an insulating film. After the insulating film is formed, it is anisotropically etched so that the insulating film remains only on the side surfaces of the gate, forming a sidewall.
〔産業上の利用分野］
本発明は、半導体装置及びその製造方法に関する。特に
、短チャンネルＬ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄｄｒａｉｎ） ）ランジスタの特性を安定させる改
良に関する。[Industrial Field of Application] The present invention relates to a semiconductor device and a method for manufacturing the same. In particular, the short channel LDD (lightly dop
edrain)) Concerning improvements to stabilize the characteristics of transistors.
（従来の技術〕
高速応答性を向上する等のためには、ゲートの長さ（チ
ャンネルの長さ）を短くすることが有効なことが知られ
ているが、ゲート長を短（するとソース−ドレイン間耐
圧が低下する欠点が発生するので、この欠点を解消する
ため、その概略構成を第７図に示すような短チャンネル
Ｌ Ｄ Ｄ （ｌｉｇｈｔ−Ｉｙ ｄｏｐｅｄ ｄｒａ
ｉｎ） ）ランジスタ（以下ＬＤＤトランジスタとい
う、）が開発された。(Prior art) It is known that shortening the gate length (channel length) is effective in improving high-speed response. Since the drawback that the drain-to-drain withstand voltage decreases occurs, in order to eliminate this drawback, a short channel LDD (light-Iy doped drain) whose schematic configuration is shown in FIG.
in) ) transistor (hereinafter referred to as LDD transistor) was developed.
図において、１はｎ型半導体層であり、２はフィールド
絶縁膜であり、３はゲート絶縁膜であり、４はゲート電
極であり、５は眉間絶縁膜であり、６・７は、それぞれ
、ｎ０型のソース・ドレインであり、６１・７１はｎ−
型の付加的ソース・ドレインである。In the figure, 1 is an n-type semiconductor layer, 2 is a field insulating film, 3 is a gate insulating film, 4 is a gate electrode, 5 is an insulating film between the eyebrows, and 6 and 7 are, respectively. These are n0 type source and drain, and 61 and 71 are n-
Additional source/drain of type.
この従来技術に係るＬＤＤ ）ランジスタの製造方法を
、図面を参照して、説明する。A method of manufacturing an LDD transistor according to the prior art will be explained with reference to the drawings.
第８図参照
例えばｐ型のシリコン層１上の素子形成領域以外の領域
に、ＬＯＣＯ３法等を使用して、厚い二酸化シリコン層
よりなるフィールド絶縁膜２を形成する。Referring to FIG. 8, for example, a field insulating film 2 made of a thick silicon dioxide layer is formed in a region other than the element formation region on the p-type silicon layer 1 by using the LOCO3 method or the like.
次に、素子形成領域表層を酸化して、厚さ１５０人程程
度ゲート絶縁膜３を形成する。Next, the surface layer of the element formation region is oxidized to form a gate insulating film 3 with a thickness of about 150 layers.
さらに、ＣＶＤ法を使用して多結晶シリコン層等を厚さ
４．０００人程程度堆積し、これをパターニングしてゲ
ート電極４を形成する。Furthermore, a polycrystalline silicon layer or the like is deposited to a thickness of about 4,000 layers using the CVD method, and this is patterned to form the gate electrode 4.
ゲート電極４を酸化して、その表面に、厚さ２００人の
二酸化シリコン膜４１をもってカバーする。The gate electrode 4 is oxidized and its surface is covered with a silicon dioxide film 41 having a thickness of 200 nm.
リン等を薄くイオン注入して、ｎ−型の付加ソース６１
と付加ドレイン７１とを形成する。An n-type additional source 61 is formed by thinly ion-implanting phosphorus or the like.
and an additional drain 71 are formed.
第９図参照
ＣＶＤ法を使用して厚さ２．０００人程程度厚く二酸化
シリコン膜５２を形成する。Referring to FIG. 9, a silicon dioxide film 52 is formed to a thickness of about 2,000 layers using the CVD method.
第１０図参照
エンチバックして二酸化シリコン膜５２と４１とを平面
部より除去して、ゲート電極４の側面のみにサイドウオ
ール５１として残留する。Referring to FIG. 10, the silicon dioxide films 52 and 41 are removed from the flat surface by etching back, leaving only the side walls of the gate electrode 4 as sidewalls 51.
第１１図参照
ヒ素等を深（高濃度にイオン注入して、ソース６、ドレ
イン７を形成する。Refer to FIG. 11, a source 6 and a drain 7 are formed by deep (high concentration) ion implantation of arsenic or the like.
第１図参照
層間絶縁膜５を形成すると、第７図に示す構造の短チャ
ンネルＬ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄ
ｒａｉｎ）トランジスタが完成する。When the interlayer insulating film 5 shown in FIG. 1 is formed, a short channel LDD (lightly doped d
(rain) transistor is completed.
ゲート長を短くし、 １．Ｏｎ以下にすると、ドレイン
近傍で電界強度が高くなり、ホントキャリヤが発生し、
スレショルドポル）（Ｖい）が上昇し、一方、伝達コン
ダクタンス（Ｇ、）は低下するという欠点がある。Shorten the gate length, 1. If it is set to less than On, the electric field strength will increase near the drain, and real carriers will be generated.
The disadvantage is that the threshold voltage (V) increases, while the transfer conductance (G,) decreases.
本発明の目的はこの欠点を解消することにあり、ゲート
長を１．Ｏｎ以下に短（しても、ホットキャリヤが発生
することがなく、スレショルドボルト（■い）や伝達コ
ンダクタンス（Ｇ、）等の特性が安定しており、しかも
、ソース−ドレイン間耐圧は十分大きなＬＤＤ）ランジ
スタを提供することにある。The purpose of the present invention is to eliminate this drawback, and to reduce the gate length to 1. Even if the voltage is short (on or below), hot carriers do not occur, the characteristics such as threshold voltage (■) and transfer conductance (G) are stable, and the source-drain breakdown voltage is sufficiently large. LDD) transistors.
上記の目的は、下記によって達成される。 The above objectives are achieved by:
イ、本発明に係るＬＤＤトランジスタは、一導電型の半
導体層（１）上に形成されるゲート電極（４）を挟んで
前記半導体層（１）の表層に形成され反対導電型の不純
物を高濃度に含むソース・ドレイン（６・７）に接続し
て、前記ゲート電極（４）の下部領域に伸延して延在し
前記反対導電型の不純物を低濃度に含む付加的ソース・
付加的ドレン（６１・７１）を有する半導体装置におい
て、前記反対導電型の不純物を低濃度に含む付加的ソー
ス・付加的ドレイン（６１・７１）とは、前記ゲート電
極（４）を絶縁するサイドウオール（５１）に対応する
領域の外部にまで伸延していることを特徴とする半導体
装置である。B. The LDD transistor according to the present invention is formed on the surface layer of the semiconductor layer (1) with a gate electrode (4) formed on the semiconductor layer (1) of one conductivity type, and impurities of the opposite conductivity type are enriched. An additional source/drain connected to the source/drain (6, 7) included in the concentration, extended to the lower region of the gate electrode (4), and containing the impurity of the opposite conductivity type at a low concentration.
In a semiconductor device having an additional drain (61, 71), the additional source/additional drain (61, 71) containing impurities of the opposite conductivity type at a low concentration is a side that insulates the gate electrode (4). This semiconductor device is characterized in that it extends to the outside of the area corresponding to the wall (51).
口、本発明に係るＬＤＤ ）ランジスタの製造方法は、
一導電型の半導体層（１）の表層を酸化してゲート絶縁
膜（３）を形成した後、ゲート電極（４）を形成し、該
ゲート電極（４）をマスクとして反対導電型不純物を導
入して、反対導電型不純物を低濃度に含む付加的ソース
・付加的ドレイン（６１・７１）を形成し、前記ゲート
電極（４）の側面と上面とに選択タングステン１１１（
４２）を厚く形成し、該選択タングステン膜（４２）を
マスクとして反対導電型不純物をイオン注入して、反対
導電型不純物を高濃度に含むソース・ドレイン（６・７
）を形成し、前記選択タングステン膜（４２）を除去し
、絶縁膜（５３）を形成した後、異方性エツチングをな
して、該絶縁膜（５３）を前記ゲート電極（４）の側面
のみに残留して、サイドウオール（５１）とすることを
特徴とする半導体装置の製造方法である。The method for manufacturing an LDD transistor according to the present invention is as follows:
After oxidizing the surface layer of the semiconductor layer (1) of one conductivity type to form a gate insulating film (3), a gate electrode (4) is formed, and impurities of the opposite conductivity type are introduced using the gate electrode (4) as a mask. Then, additional sources and drains (61, 71) containing impurities of opposite conductivity type at a low concentration are formed, and selective tungsten 111 (111) is formed on the side and top surfaces of the gate electrode (4).
42) is thickly formed, and using the selective tungsten film (42) as a mask, ions of opposite conductivity type impurities are implanted to form sources and drains (6 and 7) containing a high concentration of opposite conductivity type impurities.
), the selective tungsten film (42) is removed, and an insulating film (53) is formed, followed by anisotropic etching to remove the insulating film (53) from only the side surfaces of the gate electrode (4). This method of manufacturing a semiconductor device is characterized in that the remaining portion remains as a sidewall (51).
（作用） 上記の特性不安定の理由は下記のように考えられる。(effect) The reason for the above characteristic instability is thought to be as follows.
イ、ＬＤＤ ）ランジスタにおいては、電界強度のピー
ク値が、第１２図に、Ａ−Ｂをもって示すように、ゲー
ト電極４の下部領域のみならず付加ドレイン７１に対応
する領域（第７図に５１をもって図示するサイドウオー
ルの下部領域）にも発生する。In the LDD) transistor, the peak value of the electric field strength is not only in the lower region of the gate electrode 4 but also in the region corresponding to the additional drain 71 (51 in FIG. 7), as shown by A-B in FIG. This also occurs in the lower area of the sidewall (as shown in the figure).
口、このサイドウオール５１の下部領域に発生する電界
ピークにより発生したホットキャリヤの一部はゲート絶
縁ＩＩ！３３中にトラップされる。A portion of the hot carriers generated by the electric field peak generated in the lower region of the sidewall 51 is transferred to the gate insulation II! Trapped during 33.
ハ、このトラップされたキャリヤが、ゲート電極４の発
生するゲート電界を弱める結果となり、ゲート電極４の
下部領域（チャンネル）の特に付加的ドレイン７１中の
抵抗を上昇し、コンダクタンスを上昇するためである。C. This trapped carrier weakens the gate electric field generated by the gate electrode 4, increases the resistance in the lower region (channel) of the gate electrode 4, especially in the additional drain 71, and increases the conductance. be.
そこで、本発明にあっては、構造的には、サイドウオー
ル５１をｎ゛型のドレイン７の端部よりゲート電極４寄
りに形成してホットキャリヤ劣化の原因となるサイドウ
オール下の電界ピークがサイドウオールより外側に位置
するようにしたものであり、また、工程的には、ゲート
電極４自体をマスクとして、ｎ−層の付加的ドレイン７
１を形成した後、ゲート電極４の側面と上面とに選択タ
ングステン膜４２または選択タングステンシリサイド１
１４２を形成し、該膜４２をマスクとしてｎ゛用不純物
をイオン注入して、ｎ゛ ドレイン層７を形成した後、
該膜４２を除去し、その後、ゲート電極４を包むように
二酸化シリコン層５３を形成し、異方性エツチングによ
り該二酸化シリコン層５３を前記ゲート電極４の側面の
みに残留してサイドウオール５１とすることとしたもの
である。Therefore, in the present invention, the sidewall 51 is structurally formed closer to the gate electrode 4 than the end of the n-type drain 7, so that the electric field peak under the sidewall, which causes hot carrier deterioration, is reduced. The additional drain 7 of the n-layer is positioned outside the sidewalls, and in terms of process, the gate electrode 4 itself is used as a mask to form an additional drain 7 of the n-layer.
1, a selective tungsten film 42 or selective tungsten silicide 1 is formed on the side and top surfaces of the gate electrode 4.
142 is formed, and impurities for n' are ion-implanted using the film 42 as a mask to form the n' drain layer 7.
The film 42 is removed, and then a silicon dioxide layer 53 is formed so as to surround the gate electrode 4, and by anisotropic etching, the silicon dioxide layer 53 remains only on the side surfaces of the gate electrode 4 to form a sidewall 51. This is something special.
以下、図面を参照して、本発明の一実施例に係る短チャ
ンネルＬ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄ
ｒａｉｎ） ）ランジスタの製造工程について説明する
。Hereinafter, with reference to the drawings, a short channel LDD (lightly doped d
(rain)) The manufacturing process of the transistor will be explained.
第２図参照
例えばＰ型のシリコン層１上の素子形成領域以外の領域
に、ＬＯＣＯ３法等を使用して、厚い二酸化シリコン層
よりなるフィールド絶縁膜２を形成する。Referring to FIG. 2, for example, a field insulating film 2 made of a thick silicon dioxide layer is formed in a region other than the element formation region on the P-type silicon layer 1 by using the LOCO3 method or the like.
次に、素子形成領域を酸化して、厚さ１５０人程程度ゲ
ート絶縁膜３を形成する。Next, the element formation region is oxidized to form a gate insulating film 3 with a thickness of about 150 layers.
さらに、ＣＶＤ法を使用して多結晶シリコン層等を厚さ
４．０００人程程度堆積し、これをパターニングしてゲ
ート電極４を形成する。Furthermore, a polycrystalline silicon layer or the like is deposited to a thickness of about 4,000 layers using the CVD method, and this is patterned to form the gate electrode 4.
ゲート電極４をマスクにして、リン等をイオン注入して
、ｎ−型の付加ソース６１と付加ドレイン７１とを形成
する。Using the gate electrode 4 as a mask, ions of phosphorus or the like are implanted to form an n-type additional source 61 and an additional drain 71.
第３図参照
６フツ化タングステンを反応性ガスとしてなす選択タン
グステンＣＶＤ成長法を使用して厚さ０．３〜０．３ｎ
のタングステン膜４２を形成する。Refer to Figure 3. Using selective tungsten CVD growth method using tungsten hexafluoride as a reactive gas, the thickness is 0.3 to 0.3 nm.
A tungsten film 42 is formed.
第４図参照
ヒ素等を深く高濃度にイオン注入して、ソース６とドレ
イン７とを形成する。Referring to FIG. 4, a source 6 and a drain 7 are formed by deep and highly concentrated ion implantation of arsenic or the like.
第５図参照
硝酸と正リン酸との混合溶液を使用してタングステン膜
４２を溶解除去する。Referring to FIG. 5, the tungsten film 42 is dissolved and removed using a mixed solution of nitric acid and orthophosphoric acid.
第６図参照
モノシランと酸素との混合ガスを反応ガスとするＣＶＤ
法を使用して厚さ０．１〜０．２ｎの二酸化シリコン膜
５３を形成する。Refer to Figure 6 CVD using a mixed gas of monosilane and oxygen as the reaction gas
A silicon dioxide film 53 having a thickness of 0.1 to 0.2 nm is formed using the method.
第１図参照
二酸化シリコン膜５３に異方法エツチングをなして、二
酸化シリコン膜をゲート電極４のサイドのみに残留して
サイドウオール５１とする。Referring to FIG. 1, the silicon dioxide film 53 is etched by a different method to leave the silicon dioxide film only on the side of the gate electrode 4 to form the sidewall 51.
上記の実施例においては、ｎ°型のソース・ドレイン６
・７を形成するためのマスクとして、選択タングステン
を使用すること−されているが、選択タングステンに代
えて選択タングステンシリサイドを使用してもよい。In the above embodiment, the n° type source/drain 6
・Although selective tungsten is used as a mask for forming 7, selective tungsten silicide may be used instead of selective tungsten.
また、上記の実施例においては、付加的ソース・付加的
ドレイン６１・７１の形成工程とソース・ドレイン６・
７の形成工程に、イオン注入法を使用する場合について
述べであるが、イオン注入法に代えて固相拡散法または
気相拡散法を使用してもよい。In addition, in the above embodiment, the process of forming the additional source/additional drain 61/71 and the process of forming the additional source/drain 6/71 are performed.
Although the case where the ion implantation method is used in the formation step 7 has been described, a solid phase diffusion method or a gas phase diffusion method may be used instead of the ion implantation method.
（発明の効果〕
以上説明せるとおり、本発明に係る短チャンネルＬ Ｄ
Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）
）ランジスタは、ホントキャリヤ劣化の原因となるサイ
ドウオール下の電界ピークがサイドウオールより外側に
位置するようにされているので、ゲート長を１．Ｏｎ以
下に短くしても、ホットキャリヤが発生することがなく
、１スレシヨルドボルト（■い）や伝達コンダクタンス
（Ｇ１）等の特性が安定しており、しかも、ソース−ド
レイン間耐層は十分大きなＬＤＤトランジスタを提供す
ることができる。(Effects of the Invention) As explained above, the short channel L D according to the present invention
D (lightly doped drain)
) The transistor is designed so that the electric field peak under the sidewall, which causes real carrier deterioration, is located outside the sidewall, so the gate length is set to 1. Even if it is shortened to less than On, hot carriers do not occur, and the characteristics such as 1 threshold voltage (■) and transfer conductance (G1) are stable, and the source-drain breakdown layer is A sufficiently large LDD transistor can be provided.
第１図は、本発明の一実施例に係る短チャンネルＬ Ｄ
Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｊｎ）
トランジスタの層構成図である。
第２〜６図は、本発明の一実施例に係る短チャンネルＬ
Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ
） ）ランジスタの主要製造工程図である。
第７図は、従来技術に係る短チャンネルＬＤＤ（ｌｉｇ
ｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ） ）ランジスタの
層構成図である。
第８〜１１図は、従来技術に係る短チャンネルＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ） ）ラン
ジスタの主要製造工程図である。
第１２図は、本発明の作用説明図である。
１・・・導電型（ｐ型）半導体層、
２・・・フィールド絶縁膜、
３・・・ゲート絶縁膜、
４・・・ゲート電極、
４１・・・二酸化シリコン膜、
４２・・・選択タングステン膜、
５・・・層間絶縁膜、
５１・・・サイドウオール、
５２・・・二酸化シリコン膜、
５３・・・絶縁膜、
６・・・ソース、
７・・ ・ドレイン、
６１・・・付加的ソース、
７１・・・付加的ドレイン。FIG. 1 shows a short channel L D according to an embodiment of the present invention.
D (lightly doped drajn)
FIG. 2 is a layer configuration diagram of a transistor. 2 to 6 show a short channel L according to an embodiment of the present invention.
D D (lightly doped drain)
)) This is a diagram of the main manufacturing process of transistors. FIG. 7 shows a short channel LDD (lig
FIG. 2 is a layer configuration diagram of a transistor. 8 to 11 show short channel LDDs according to the prior art.
(Lightly doped drain)) Fig. 2 is a main manufacturing process diagram of a transistor. FIG. 12 is an explanatory diagram of the operation of the present invention. DESCRIPTION OF SYMBOLS 1... Conductive type (p-type) semiconductor layer, 2... Field insulating film, 3... Gate insulating film, 4... Gate electrode, 41... Silicon dioxide film, 42... Selected tungsten Film, 5... Interlayer insulating film, 51... Side wall, 52... Silicon dioxide film, 53... Insulating film, 6... Source, 7... Drain, 61... Additional Source, 71...Additional drain.
Claims (1)
電極（４）を挟んで前記半導体層（１）の表層に形成さ
れ反対導電型の不純物を高濃度に含むソース・ドレイン
（６・７）に接続して、前記ゲート電極（４）の下部領
域に伸延して延在し前記反対導電型の不純物を低濃度に
含む付加的ソース・付加的ドレイン（６１・７１）を有
する半導体装置において、 前記反対導電型の不純物を低濃度に含む付加的ソース・
付加的ドレイン（６１・７１）とは、前記ゲート電極（
４）を絶縁するサイドウォール（５１）に対応する領域
の外部にまで伸延していることを特徴とする半導体装置
。 ［２］一導電型の半導体層（１）の表層を酸化してゲー
ト絶縁膜（３）を形成した後、ゲート（４）を形成し、 該ゲート（４）をマスクとして反対導電型不純物を導入
して、反対導電型不純物を低濃度に含む付加的ソース・
付加的ドレイン（６１・７１）を形成し、 前記ゲート電極（４）の側面と上面とに選択タングステ
ン膜（４２）を厚く形成し、 該選択タングステン膜（４２）をマスクとして反対導電
型不純物をイオン注入して、反対導電型不純物を高濃度
に含むソース・ドレイン（６・７）を形成し、 前記選択タングステン膜（４２）を除去し、絶縁膜（５
３）を形成した後、異方性エッチングをなして、該絶縁
膜（５３）を前記ゲート（４）の側面のみに残留して、
サイドウォール（５１）とする ことを特徴とする半導体装置の製造方法。 ［３］一導電型の半導体層（１）の表層を酸化してゲー
ト絶縁膜（３）を形成した後、ゲート（４）を形成し、 該ゲート（４）をマスクとして反対導電型不純物を導入
して、反対導電型不純物を低濃度に含む付加的ソース・
付加的ドレイン（６１・７１）を形成し、 前記ゲート電極（４）の側面と上面とに選択タングステ
ンシリサイド膜（４２）を厚く形成し、該選択タングス
テンシリサイド膜（４２）をマスクとして反対導電型不
純物をイオン注入して、反対導電型不純物を高濃度に含
むソース・ドレイン（６・７）を形成し、 前記選択タングステンシリサイド膜（４２）を除去し、 絶縁膜（５３）を形成した後、異方性エッチングをなし
て、該絶縁膜（５３）を前記ゲート（４）の側面のみに
残留して、サイドウォール（５１）とする ことを特徴とする半導体装置の製造方法。[Claims] [1] Impurities of the opposite conductivity type are formed on the surface layer of the semiconductor layer (1) with a gate electrode (4) formed on the semiconductor layer (1) of one conductivity type at a high concentration. Additional sources and drains (6 and 7) containing impurities of the opposite conductivity type at a low concentration and extending into the lower region of the gate electrode (4) 61, 71), an additional source containing impurities of the opposite conductivity type at a low concentration.
The additional drains (61, 71) are the gate electrodes (61, 71).
4) A semiconductor device characterized in that the semiconductor device extends to the outside of a region corresponding to a sidewall (51) that insulates the semiconductor device. [2] After oxidizing the surface layer of the semiconductor layer (1) of one conductivity type to form a gate insulating film (3), a gate (4) is formed, and impurities of the opposite conductivity type are added using the gate (4) as a mask. Introducing an additional source containing a low concentration of impurities of the opposite conductivity type.
Additional drains (61, 71) are formed, a selective tungsten film (42) is thickly formed on the side and top surfaces of the gate electrode (4), and impurities of opposite conductivity type are doped using the selective tungsten film (42) as a mask. Ion implantation is performed to form sources and drains (6, 7) containing impurities of opposite conductivity type at a high concentration, the selective tungsten film (42) is removed, and an insulating film (5) is formed.
3), anisotropic etching is performed to leave the insulating film (53) only on the side surfaces of the gate (4),
A method for manufacturing a semiconductor device, characterized in that it is a sidewall (51). [3] After oxidizing the surface layer of the semiconductor layer (1) of one conductivity type to form a gate insulating film (3), a gate (4) is formed, and impurities of the opposite conductivity type are added using the gate (4) as a mask. Introducing an additional source containing a low concentration of impurities of the opposite conductivity type.
Additional drains (61, 71) are formed, a selective tungsten silicide film (42) is thickly formed on the side surfaces and the top surface of the gate electrode (4), and the selective tungsten silicide film (42) is used as a mask to form an opposite conductivity type. After ion-implanting impurities to form sources and drains (6, 7) containing impurities of opposite conductivity type at a high concentration, removing the selective tungsten silicide film (42), and forming an insulating film (53), A method of manufacturing a semiconductor device, characterized in that anisotropic etching is performed to leave the insulating film (53) only on the side surfaces of the gate (4) to form sidewalls (51).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4865088A JPH01223768A (en) | 1988-03-03 | 1988-03-03 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4865088A JPH01223768A (en) | 1988-03-03 | 1988-03-03 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223768A true JPH01223768A (en) | 1989-09-06 |
Family
ID=12809237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4865088A Pending JPH01223768A (en) | 1988-03-03 | 1988-03-03 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223768A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177442A (en) * | 1988-12-28 | 1990-07-10 | Ricoh Co Ltd | Manufacture of semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200572A (en) * | 1984-03-26 | 1985-10-11 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS62250673A (en) * | 1986-04-23 | 1987-10-31 | Fuji Xerox Co Ltd | Manufacture of semiconductor device |
| JPS63144573A (en) * | 1986-12-09 | 1988-06-16 | Nec Corp | Manufacture of mos type transistor |
-
1988
- 1988-03-03 JP JP4865088A patent/JPH01223768A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60200572A (en) * | 1984-03-26 | 1985-10-11 | Hitachi Ltd | Manufacture of semiconductor device |
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