JPH05243262A - Manufacture of semiconductor device - Google Patents
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- JPH05243262A JPH05243262A JP7575392A JP7575392A JPH05243262A JP H05243262 A JPH05243262 A JP H05243262A JP 7575392 A JP7575392 A JP 7575392A JP 7575392 A JP7575392 A JP 7575392A JP H05243262 A JPH05243262 A JP H05243262A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＯＳトランジスタの製
造方法に関し、とくにドレイン領域に高濃度領域と低濃
度領域とを有するいわゆるＬＤＤ構造（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）をもつＭＯＳトランジスタの
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MOS transistor, and more particularly to a so-called LDD structure (Lightly structure) having a high concentration region and a low concentration region in a drain region.
The present invention relates to a method for manufacturing a MOS transistor having a doped drain).
【０００２】[0002]
【従来の技術】半導体集積回路装置の集積度を向上する
ために、ＭＯＳトランジスタのチャネル長を短くする
と、ホットキャリアの注入現象が顕著になり、ＭＯＳト
ランジスタのしきい値電圧の変動を生じる。2. Description of the Related Art When the channel length of a MOS transistor is shortened in order to improve the degree of integration of a semiconductor integrated circuit device, the phenomenon of hot carrier injection becomes noticeable and the threshold voltage of the MOS transistor fluctuates.
【０００３】このためドレイン近傍での電界を緩和する
ことによって、このホットキャリアの発生を抑える方法
として、ゲート電極近傍の接合深さを浅く、しかも不純
物濃度をドレインより低くするＬＤＤ構造が用いられて
いる。Therefore, as a method of suppressing the generation of hot carriers by relaxing the electric field near the drain, an LDD structure is used in which the junction depth near the gate electrode is shallow and the impurity concentration is lower than that of the drain. There is.
【０００４】このＬＤＤ構造は、ドレインを低い不純物
濃度と高い不純物濃度との二重構造にして、ドレインの
空乏層をチャネル領域のみならず、低い不純物濃度の領
域にも広げることによって、ドレイン近傍での電界を弱
めるものである。In this LDD structure, the drain has a double structure of a low impurity concentration and a high impurity concentration, and the depletion layer of the drain is expanded not only in the channel region but also in the region with a low impurity concentration, so that the drain is near the drain. It weakens the electric field.
【０００５】ＬＤＤ構造を有するＭＯＳトランジスタの
製造方法としては、たとえば特開昭５１―６８７７６号
公報に提案されている。この公報に記載の製造方法を、
図７の断面図を用いて説明する。A method for manufacturing a MOS transistor having an LDD structure has been proposed, for example, in Japanese Patent Laid-Open No. 6877676. The manufacturing method described in this publication,
This will be described with reference to the sectional view of FIG.
【０００６】図７に示すように、半導体基板１１にゲー
ト電極３５を形成し、さらにこのゲート電極３５の整合
した領域の半導体基板１１に低濃度領域２９を形成す
る。As shown in FIG. 7, a gate electrode 35 is formed on the semiconductor substrate 11, and a low-concentration region 29 is further formed on the semiconductor substrate 11 in a region where the gate electrode 35 is aligned.
【０００７】その後、全面に絶縁膜である酸化シリコン
膜を形成し、異方性イオンエッチングを行い、ゲート電
極３５の側壁に酸化シリコン膜からなるサイドウォール
４３を形成する。After that, a silicon oxide film which is an insulating film is formed on the entire surface, and anisotropic ion etching is performed to form a side wall 43 made of a silicon oxide film on the side wall of the gate electrode 35.
【０００８】その後、このサイドウォール４３とゲート
電極３５との整合した領域の半導体基板１１に高濃度領
域３１を形成し、ＬＤＤ構造を有するＭＯＳトランジス
タを形成している。After that, a high-concentration region 31 is formed on the semiconductor substrate 11 in a region where the side wall 43 and the gate electrode 35 are aligned with each other to form a MOS transistor having an LDD structure.
【０００９】しかしながら、上記公報に記載の製造方法
により形成したＭＯＳトランジスタにおいては、ゲート
電極３５の側壁に絶縁膜からなるサイドウォール４３を
形成し、このサイドウォール４３の直下に低濃度領域２
９を形成している。However, in the MOS transistor formed by the manufacturing method described in the above publication, the side wall 43 made of an insulating film is formed on the side wall of the gate electrode 35, and the low concentration region 2 is formed immediately below the side wall 43.
9 is formed.
【００１０】このため低濃度領域２９にはゲート電圧が
印加されず、この低濃度領域２９が抵抗となり、ドレイ
ン電流が小さくなり、ＭＯＳトランジスタ特性が劣化す
るという問題点がある。Therefore, the gate voltage is not applied to the low concentration region 29, and the low concentration region 29 becomes a resistance, the drain current becomes small, and the MOS transistor characteristics deteriorate.
【００１１】そこでこの問題点を解決するために、たと
えば特開平３―２０４９３９号公報に記載の、低濃度領
域上にゲート絶縁膜を介してゲート電極の一部を延長し
た逆Ｔ字形ゲート電極を備えるＭＯＳトランジスタが提
案されている。この特開平３―２０４９３９号公報に記
載の逆Ｔ字形ゲート電極を有するＭＯＳトランジスタの
製造方法を図８から図１１の断面図を用いて説明する。In order to solve this problem, an inverted T-shaped gate electrode is disclosed, for example, in Japanese Unexamined Patent Publication (Kokai) No. 3-204939, in which a part of the gate electrode is extended over a low concentration region via a gate insulating film. A MOS transistor provided with this has been proposed. A method of manufacturing the MOS transistor having the inverted T-shaped gate electrode disclosed in Japanese Patent Laid-Open No. 3-204939 will be described with reference to the sectional views of FIGS.
【００１２】まず図８に示すように、導電型がＰ型の半
導体基板１１上にゲート酸化膜１３を形成し、膜厚２０
〜５０ｎｍの多結晶シリコン膜からなる第１のゲート電
極材料１５を形成する。First, as shown in FIG. 8, a gate oxide film 13 is formed on a semiconductor substrate 11 whose conductivity type is P, and a film thickness of 20
A first gate electrode material 15 consisting of a polycrystalline silicon film of ˜50 nm is formed.
【００１３】この第１のゲート電極材料１５上には、厚
さ１〜３ｎｍの自然酸化膜３９を形成する。その後、タ
ングステンからなる第２のゲート電極材料１７を、２０
０〜４００ｎｍ形成する。A natural oxide film 39 having a thickness of 1 to 3 nm is formed on the first gate electrode material 15. Then, the second gate electrode material 17 made of tungsten is added to the 20
0 to 400 nm is formed.
【００１４】その後、感光性樹脂４１を全面に形成し、
さらにこの感光性樹脂４１を所定の形状にパターニング
する。Then, a photosensitive resin 41 is formed on the entire surface,
Further, the photosensitive resin 41 is patterned into a predetermined shape.
【００１５】つぎに図９に示すように、パターニングし
た感光性樹脂４１をマスクに第２のゲート電極材料１７
をエッチングする。このとき自然酸化膜３９をエッチン
グストッパーとする。その後、エッチングマスクとして
用いた感光性樹脂４１を除去する。Next, as shown in FIG. 9, the second gate electrode material 17 is formed using the patterned photosensitive resin 41 as a mask.
To etch. At this time, the natural oxide film 39 is used as an etching stopper. Then, the photosensitive resin 41 used as the etching mask is removed.
【００１６】その後、半導体基板１１と逆導電型のＮ型
の不純物を１×１０13〜１×１０14ｃｍー 2 程度のイオ
ン注入量で、半導体基板１１に注入して低濃度領域２９
を形成する。After that, an N-type impurity having a conductivity type opposite to that of the semiconductor substrate 11 is injected into the semiconductor substrate 11 with an ion implantation amount of about 1 × 10 13 to 1 × 10 14 cm −2 to form a low concentration region 29.
To form.
【００１７】つぎに図１０に示すように、酸化シリコン
膜を全面に形成し、異方性イオンエッチングを行い、第
２のゲート電極材料１７の側壁に酸化シリコン膜からな
るサイドウォール４３を形成する。Next, as shown in FIG. 10, a silicon oxide film is formed on the entire surface and anisotropic ion etching is performed to form a side wall 43 of the silicon oxide film on the side wall of the second gate electrode material 17. ..
【００１８】つぎに図１１に示すように、ゲート電極３
５とサイドウォール４３とをエッチングマスクにして、
自然酸化膜３９と第１のゲート電極材料１５とをエッチ
ングする。Next, as shown in FIG. 11, the gate electrode 3
5 and the sidewall 43 as an etching mask,
The natural oxide film 39 and the first gate electrode material 15 are etched.
【００１９】その後、Ｎ型の不純物を１×１０15〜１×
１０16ｃｍー 2 程度のイオン注入量で半導体基板１１に
導入して、ゲート電極３５の整合した領域の半導体基板
１１に高濃度領域３１を形成する。この高濃度領域３１
は、ＭＯＳトランジスタのソースドレイン領域３７とな
る。After that, N type impurities are added in an amount of 1 × 10 15 to 1 ×.
An ion implantation amount of about 10 16 cm −2 is introduced into the semiconductor substrate 11 to form a high concentration region 31 in the semiconductor substrate 11 in a region where the gate electrode 35 is aligned. This high concentration region 31
Serves as the source / drain region 37 of the MOS transistor.
【００２０】その後、熱処理を行って自然酸化膜３９を
破壊し、第１のゲート電極材料１５と第２のゲート電極
材料１７とを導通させ、逆Ｔ字型ゲート電極を有し、Ｌ
ＤＤ構造を備えるＭＯＳトランジスタを形成する。After that, heat treatment is performed to destroy the natural oxide film 39 so that the first gate electrode material 15 and the second gate electrode material 17 are electrically connected to each other, and the inverted T-shaped gate electrode is provided.
A MOS transistor having a DD structure is formed.
【００２１】[0021]
【発明が解決しようとする課題】しかしながらこの特開
平３―２０４９３９号公報に記載のＭＯＳトランジスタ
の製造方法においては、自然酸化膜３９を第２のゲート
電極材料１７のエッチングストッパーとして用いてい
る。However, in the method of manufacturing a MOS transistor described in Japanese Patent Laid-Open No. 3-204939, the natural oxide film 39 is used as an etching stopper for the second gate electrode material 17.
【００２２】したがって、自然酸化膜３９である酸化シ
リコン膜に対する第２のゲート電極材料１７のエッチン
グは、１００倍程度の大きなエッチング選択比をもつエ
ッチング方法が必要となる。しかしながら、このような
大きなエッチング選択比をもつエッチングを安定して行
うことは、極めて難しい。Therefore, the etching of the second gate electrode material 17 with respect to the silicon oxide film which is the natural oxide film 39 requires an etching method having a large etching selection ratio of about 100 times. However, it is extremely difficult to stably perform etching having such a large etching selection ratio.
【００２３】このために第２のゲート電極材料１５のエ
ッチングのとき、第１のゲート電極材料１５までエッチ
ングしてしまい、サイドウォール４３の寸法ばらつきが
大きくなる。Therefore, when the second gate electrode material 15 is etched, the first gate electrode material 15 is also etched, and the dimensional variation of the sidewall 43 becomes large.
【００２４】この結果、低濃度領域２９の長さのばらつ
きが大きくなり、ＭＯＳトランジスタ特性のばらつきが
大きくなってしまう。As a result, the variation in the length of the low concentration region 29 becomes large and the variation in the characteristics of the MOS transistor also becomes large.
【００２５】本発明の目的は、上記課題を解決して、Ｍ
ＯＳトランジスタ特性のばらつきが発生しない逆Ｔ字形
のゲート電極を有し、ＬＤＤ構造を備えるＭＯＳトラン
ジスタの製造方法を提供することにある。The object of the present invention is to solve the above problems by
An object of the present invention is to provide a method of manufacturing a MOS transistor having an LDD structure, which has an inverted T-shaped gate electrode in which variations in OS transistor characteristics do not occur.
【００２６】[0026]
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法は、下記記載の工程を
採用する。In order to achieve the above object, a semiconductor device manufacturing method of the present invention employs the following steps.
【００２７】本発明の半導体装置の製造方法は、半導体
基板上にゲート酸化膜を形成し、第１のゲート電極材料
を形成し、第１のゲート電極材料上にマスク膜を形成
し、ホトエッチング技術によりゲート電極形成領域に対
応するマスク膜に開口を形成する工程と、電子サイクロ
トン共鳴化学気相法により第２のゲート電極材料を形成
する工程と、この第２のゲート電極材料の全面エッチン
グを行い第２のゲート電極材料の側壁部を選択的に除去
して側壁開口を形成し、この側壁開口の整合した領域の
半導体基板に不純物を導入して低濃度領域を形成する工
程と、マスク膜の開口内に塗布膜を形成する工程と、こ
の塗布膜をマスクとして第２のゲート電極材料をマスク
膜と第１のゲート電極材料とをエッチングして、第１の
ゲート電極材料と第２のゲート電極材料とからなる逆Ｔ
字形を有するゲート電極を形成し、ゲート電極の整合し
た領域の半導体基板に不純物を導入して高濃度領域を形
成する工程とを有することを特徴とする。According to the method of manufacturing a semiconductor device of the present invention, a gate oxide film is formed on a semiconductor substrate, a first gate electrode material is formed, a mask film is formed on the first gate electrode material, and photoetching is performed. Of forming an opening in a mask film corresponding to a gate electrode formation region by a technique, forming a second gate electrode material by electron cyclotron resonance chemical vapor deposition, and etching the entire surface of the second gate electrode material And selectively removing the side wall portion of the second gate electrode material to form a side wall opening, and introducing an impurity into the semiconductor substrate in a region aligned with the side wall opening to form a low concentration region; Forming a coating film in the opening of the film; etching the second gate electrode material with the mask film and the first gate electrode material using the coating film as a mask to remove the first gate electrode material and the first gate electrode material; Conversely T consisting of the gate electrode material
Forming a gate electrode having a letter shape, and introducing an impurity into the semiconductor substrate in a region where the gate electrode is aligned to form a high concentration region.
【００２８】[0028]
【実施例】以下図面を用いて本発明における実施例を説
明する。以下の説明においては、ＮチャネルＭＯＳトラ
ンジスタを製造する例で説明する。図１〜図６は、本発
明における半導体装置の製造方法を工程順に示す断面図
である。Embodiments of the present invention will be described below with reference to the drawings. In the following description, an example of manufacturing an N-channel MOS transistor will be described. 1 to 6 are cross-sectional views showing a method of manufacturing a semiconductor device according to the present invention in the order of steps.
【００２９】まず図１に示すように、不純物濃度が２×
１０15ｃｍー 3 程度の低不純物濃度で導電型がＰ型の半
導体基板１１の酸化処理を行い、膜厚３５ｎｍの酸化シ
リコン膜からなるゲート酸化膜１３を形成する。First, as shown in FIG. 1, the impurity concentration is 2 ×.
The semiconductor substrate 11 having a P-type conductivity is oxidized at a low impurity concentration of about 10 15 cm −3 to form a gate oxide film 13 made of a silicon oxide film having a film thickness of 35 nm.
【００３０】その後、モノシランを反応ガスとして用い
た化学気相成長法（以下ＣＶＤと記載する）により、膜
厚２００ｎｍの多結晶シリコン膜からなる第１のゲート
電極材料１５を形成する。After that, a first gate electrode material 15 made of a polycrystalline silicon film having a film thickness of 200 nm is formed by a chemical vapor deposition method (hereinafter referred to as CVD) using monosilane as a reaction gas.
【００３１】その後、第１のゲート電極材料１５上の全
面に、モノシランと酸素とを反応ガスとするＣＶＤ法に
より、膜厚が４００ｎｍの酸化シリコン膜からなるマス
ク膜１９を形成する。After that, a mask film 19 made of a silicon oxide film having a thickness of 400 nm is formed on the entire surface of the first gate electrode material 15 by the CVD method using monosilane and oxygen as reaction gases.
【００３２】その後、このマスク膜１９上の全面に感光
性樹脂（図示せず）を回転塗布法により形成し、ホトマ
スクを用いて露光し、現像を行い感光性樹脂をパターニ
ングし、その後このパターニングした感光性樹脂をエッ
チングマスクとしてマスク膜１９をエッチングする、い
わゆるホトエッチングによりマスク膜１９に開口２１を
形成する。Thereafter, a photosensitive resin (not shown) is formed on the entire surface of the mask film 19 by a spin coating method, exposed by using a photomask, developed to pattern the photosensitive resin, and then this patterning is performed. The opening 21 is formed in the mask film 19 by so-called photo-etching in which the mask film 19 is etched using the photosensitive resin as an etching mask.
【００３３】その後、エッチングマスクとして用いた感
光性樹脂を除去する。After that, the photosensitive resin used as the etching mask is removed.
【００３４】つぎに図２に示すように、モノシランを反
応ガスとする電子サイクロトン共鳴化学気相成長法（以
下ＥＣＲと記載する）により、膜厚２００ｎｍの多結晶
シリコン膜からなる第２のゲート電極材料１７を形成す
る。Next, as shown in FIG. 2, a second gate made of a polycrystalline silicon film having a thickness of 200 nm is formed by an electron cycloton resonance chemical vapor deposition method (hereinafter referred to as ECR) using monosilane as a reaction gas. The electrode material 17 is formed.
【００３５】つぎに図３に示すように、フッ酸と硝酸と
の混合溶液を用いて第２のゲート電極膜１７の全面エッ
チングを行う。Next, as shown in FIG. 3, the entire surface of the second gate electrode film 17 is etched using a mixed solution of hydrofluoric acid and nitric acid.
【００３６】ＥＣＲで形成した多結晶シリコン膜からな
る第２のゲート電極材料１７は、図２に示す平面部２３
と側壁部２５とでは、エッチング速度が１０倍以上異な
り、側壁部２５の多結晶シリコン膜が選択的にエッチン
グ除去されて、側壁開口２７が形成される。The second gate electrode material 17 made of a polycrystalline silicon film formed by ECR has a flat surface portion 23 shown in FIG.
The side wall portion 25 has a different etching rate by 10 times or more, and the polycrystalline silicon film on the side wall portion 25 is selectively removed by etching to form the side wall opening 27.
【００３７】このＥＣＲで形成した、多結晶シリコン膜
からなる第２のゲート電極材料１７における平面部２３
と側壁部２５とで、エッチング速度が大きく異なる理由
は、以下に記載する理由による。The plane portion 23 of the second gate electrode material 17 made of the polycrystalline silicon film formed by this ECR.
The reason why the etching rate is significantly different between the side wall portion 25 and the side wall portion 25 is as follows.
【００３８】マイクロ波を用いてプラズマ発生室内で、
モノシランをプラズマ化した膜形成に関与する活性種
が、一方向から半導体基板１１に到達することにより、
ＥＣＲにおいては、平面部と側壁部とで膜形成機構に大
きな違いが生じる。このため、平面部２３と側壁部２５
とで、第２のゲート電極材料１７の膜質が異なり、エッ
チング速度に大きな差が発生する。In the plasma generation chamber using microwaves,
When the active species involved in the film formation of monosilane into plasma reach the semiconductor substrate 11 from one direction,
In ECR, a large difference occurs in the film forming mechanism between the flat surface portion and the side wall portion. Therefore, the flat surface portion 23 and the side wall portion 25
Thus, the film quality of the second gate electrode material 17 is different, and a large difference occurs in the etching rate.
【００３９】その後、半導体基板１１と逆導電型の不純
物である砒素を、イオン注入量２×１０13ｃｍー 2 の条
件でイオン注入を行い、側壁開口２７を介して半導体基
板１１に導入して、低濃度領域２９を形成する。Thereafter, arsenic, which is an impurity having a conductivity type opposite to that of the semiconductor substrate 11, is ion-implanted under the condition of an ion implantation amount of 2 × 10 13 cm −2 and introduced into the semiconductor substrate 11 through the side wall opening 27. , The low-concentration region 29 is formed.
【００４０】つぎに図４に示すように、全面に塗布膜３
３としてポリメチルメタアクリレートを回転塗布法によ
り形成し、表面がほぼ平坦な形状を有する塗布膜３３を
形成する。Next, as shown in FIG. 4, the coating film 3 is formed on the entire surface.
As 3, the polymethylmethacrylate is formed by the spin coating method to form the coating film 33 having a substantially flat surface.
【００４１】その後、酸素を反応ガスとする異方性イオ
ンエッチング法により、第２のゲート電極材料１７の表
面が露出するまで塗布膜３３をエッチングする。After that, the coating film 33 is etched by the anisotropic ion etching method using oxygen as a reaction gas until the surface of the second gate electrode material 17 is exposed.
【００４２】この結果、マスク膜１７の開口２１内に、
塗布膜３３を埋め込むように形成する。As a result, in the opening 21 of the mask film 17,
The coating film 33 is formed so as to be embedded.
【００４３】つぎに図５に示すように、開口２１内に形
成した塗布膜３３をエッチングマスクとして、第２のゲ
ート電極材料１７と、マスク膜１９と、さらに第１のゲ
ート電極材料１５とをエッチングして除去する。Next, as shown in FIG. 5, the second gate electrode material 17, the mask film 19, and the first gate electrode material 15 are further used with the coating film 33 formed in the opening 21 as an etching mask. Etch and remove.
【００４４】その後、イオン注入法により半導体基板１
１と逆導電型を有する砒素をイオン注入量４×１０15ｃ
ｍー 2 の条件で、半導体基板１１に導入して、高濃度領
域３１を形成する。After that, the semiconductor substrate 1 is formed by the ion implantation method.
Ion implantation amount of 4 × 10 15 c
It is introduced into the semiconductor substrate 11 under the condition of m −2 to form the high concentration region 31.
【００４５】つぎに図６に示すように、塗布膜３３を除
去し、第１のゲート電極材料１５と第２のゲート電極材
料１７とからなり、逆Ｔ字形の断面形状を有するゲート
電極３５を形成する。Next, as shown in FIG. 6, the coating film 33 is removed, and a gate electrode 35 composed of the first gate electrode material 15 and the second gate electrode material 17 and having an inverted T-shaped cross section is formed. Form.
【００４６】その後は図示しないが、ＣＶＤ法によりリ
ンを添加した酸化シリコン膜からなる層間絶縁膜を形成
し、さらに温度９５０℃の窒素雰囲気中で熱処理を行い
イオン注入により導入した不純物の活性化を行い、ホト
エッチングにより層間絶縁膜に接続穴を形成し、スパッ
タリング法によりアルミニウムシリコン合金からなる配
線材料を形成し、ホトエッチングにより配線を形成し
て、断面形状が逆Ｔ字形のゲート電極を有し、かつＬＤ
Ｄ構造を備えるＭＯＳトランジスタを得る。Thereafter, although not shown, an interlayer insulating film made of a silicon oxide film to which phosphorus is added is formed by a CVD method, and heat treatment is further performed in a nitrogen atmosphere at a temperature of 950 ° C. to activate the impurities introduced by ion implantation. Then, a connection hole is formed in the interlayer insulating film by photoetching, a wiring material made of an aluminum silicon alloy is formed by a sputtering method, a wiring is formed by photoetching, and a gate electrode having an inverted T-shaped cross section is formed. And LD
A MOS transistor having a D structure is obtained.
【００４７】なお以上の説明においては、マスク膜とし
て酸化シリコン膜を用いた例で説明したが、第２のゲー
ト電極材料と異なる材料であれば、マスク膜として使用
可能である。In the above description, a silicon oxide film is used as the mask film, but any material other than the second gate electrode material can be used as the mask film.
【００４８】さらに塗布膜としては、ポリメチルメタア
クリレート以外にも、その他の有機高分子材料、感光性
樹脂、塗布ガラス膜など表面がほぼ平坦な形状で形成で
きる材料であれば、塗布膜として適用できる。Further, as the coating film, other than polymethylmethacrylate, any other material such as an organic polymer material, a photosensitive resin, and a coating glass film, which can be formed with a substantially flat surface, is applied as the coating film. it can.
【００４９】[0049]
【発明の効果】以上の説明で明らかなように、本発明の
半導体装置の製造方法においては、第２のゲート電極材
料の膜厚により、低濃度領域の長さを制御している。し
たがって低濃度領域のばらつきが小さくなり、ＭＯＳト
ランジスタ特性のばらつきが発生しない逆Ｔ字形のゲー
ト電極を有し、ＬＤＤ構造を備えるＭＯＳトランジスタ
が得られる。As is apparent from the above description, in the method of manufacturing a semiconductor device of the present invention, the length of the low concentration region is controlled by the film thickness of the second gate electrode material. Therefore, the variation in the low-concentration region becomes small, and the MOS transistor having the LDD structure having the inverted T-shaped gate electrode in which the variation in the characteristics of the MOS transistor does not occur can be obtained.
【図１】本発明における半導体装置の製造方法を示す断
面図である。FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the present invention.
【図２】本発明における半導体装置の製造方法を示す断
面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the present invention.
【図３】本発明における半導体装置の製造方法を示す断
面図である。FIG. 3 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the present invention.
【図４】本発明における半導体装置の製造方法を示す断
面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the present invention.
【図５】本発明における半導体装置の製造方法を示す断
面図である。FIG. 5 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the present invention.
【図６】本発明における半導体装置の製造方法を示す断
面図である。FIG. 6 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the present invention.
【図７】従来例における半導体装置の製造方法を示す断
面図である。FIG. 7 is a cross-sectional view showing a method of manufacturing a semiconductor device in a conventional example.
【図８】従来例における半導体装置の製造方法を示す断
面図である。FIG. 8 is a cross-sectional view showing a method of manufacturing a semiconductor device in a conventional example.
【図９】従来例における半導体装置の製造方法を示す断
面図である。FIG. 9 is a cross-sectional view showing a method of manufacturing a semiconductor device in a conventional example.
【図１０】従来例における半導体装置の製造方法を示す
断面図である。FIG. 10 is a cross-sectional view showing a method of manufacturing a semiconductor device in a conventional example.
【図１１】従来例における半導体装置の製造方法を示す
断面図である。FIG. 11 is a cross-sectional view showing a method of manufacturing a semiconductor device in a conventional example.
１５ 第１のゲート電極材料 １７ 第２のゲート電極材料 １９ マスク膜 ２１ 開口 ２７ 側壁開口 ２９ 低濃度領域 ３１ 高濃度領域 ３３ 塗布膜 ３５ ゲート電極 15 First Gate Electrode Material 17 Second Gate Electrode Material 19 Mask Film 21 Opening 27 Sidewall Opening 29 Low Concentration Region 31 High Concentration Region 33 Coating Film 35 Gate Electrode
Claims (1)
第１のゲート電極材料を形成し、第１のゲート電極材料
上にマスク膜を形成し、ホトエッチング技術によりゲー
ト電極形成領域に対応するマスク膜に開口を形成する工
程と、電子サイクロトン共鳴化学気相法により第２のゲ
ート電極材料を形成する工程と、第２のゲート電極材料
の全面エッチングを行い第２のゲート電極材料の側壁部
を選択的に除去して側壁開口を形成し、側壁開口の整合
した領域の半導体基板に不純物を導入して低濃度領域を
形成する工程と、マスク膜の開口内に塗布膜を形成する
工程と、塗布膜をエッチングマスクとして第２のゲート
電極材料をマスク膜と第１のゲート電極材料とをエッチ
ングして、第１のゲート電極材料と第２のゲート電極材
料とからなる逆Ｔ字形を有するゲート電極を形成し、ゲ
ート電極の整合した領域の半導体基板に不純物を導入し
て高濃度領域を形成する工程とを有することを特徴とす
る半導体装置の製造方法。1. A gate oxide film is formed on a semiconductor substrate,
A step of forming a first gate electrode material, forming a mask film on the first gate electrode material, and forming an opening in the mask film corresponding to the gate electrode forming region by a photoetching technique; and electron cycloton resonance chemistry A step of forming a second gate electrode material by a vapor phase method, and an entire surface of the second gate electrode material is etched to selectively remove a sidewall portion of the second gate electrode material to form a sidewall opening, A step of forming a low-concentration region by introducing an impurity into the semiconductor substrate in a region where the openings are aligned, a step of forming a coating film in the opening of the mask film, and a step of forming the second gate electrode material using the coating film as an etching mask. The mask film and the first gate electrode material are etched to form a gate electrode having an inverted T shape composed of the first gate electrode material and the second gate electrode material, and the gate electrodes are aligned. The method of manufacturing a semiconductor device characterized by a step of forming a heavily doped region by introducing impurities into the semiconductor substrate region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7575392A JPH05243262A (en) | 1992-02-28 | 1992-02-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7575392A JPH05243262A (en) | 1992-02-28 | 1992-02-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243262A true JPH05243262A (en) | 1993-09-21 |
Family
ID=13585329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7575392A Pending JPH05243262A (en) | 1992-02-28 | 1992-02-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243262A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186260A (en) * | 1994-12-16 | 1996-07-16 | Lg Semicon Co Ltd | Preparation of mos transistor |
| US7112817B2 (en) | 2000-03-06 | 2006-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Electronic appliance including transistor having LDD region |
| US7218361B2 (en) * | 2000-03-27 | 2007-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| KR100972929B1 (en) * | 2003-04-29 | 2010-07-28 | 매그나칩 반도체 유한회사 | Method for fabricating of semiconductor device |
| US7859066B2 (en) | 2007-06-20 | 2010-12-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
-
1992
- 1992-02-28 JP JP7575392A patent/JPH05243262A/en active Pending
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