JPH01222332A - パイプライン処理機構を持つデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高度なパイプライン処理機構により高い処
理能力を実現したデータ処理装置に関するものであり、
特にサブルーチンリターン命令に関しても、パイプライ
ン処理の初期の段階で戻り先アドレスへの先行分岐処理
が可能なデータ処理装置に関するものである。

〔従来の技術〕

第７図は従来のデータ処理装置の典型的なパイプライン
ステージを示す図であり、図において、（１）は命令フ
ェッチステージ、（２）は命令デコードステージ、（３
）はアドレス計算ステージ、（４）はオペランドフェッ
チステージ、（５）は実行ステージ、（８）はオペラン
ドライトステージである。

次に動作について説明する。第７図に示したデータ処理
装置は、バスが空いている時間を利用して命令データの
取り込みを行う命令フェッチステージ（１）、命令デー
タの解析を行う命令デコードステージ（２）、オペラン
ド等のアドレス計算を行うアドレス計算ステージ（３）
、オペランドデータのフェッチを行うオペランドフェッ
チステージ（４）、データの処理を行う実行ステージ（
５）、オペランドデータの書き込みを行うオペランドラ
イトステージ（８）の６段のパイプラインステージで構
成されており、各ステージは異なる命令を同時に処理す
ることが可能である。ただしオペランドやメモリアクセ
スに関してコンフリクトが起こったような場合には優先
度の低いステージがコンフリクトが解消されるまで処理
を一時停止する。

以上のように、パイプライン化されたデータ処理装置で
は、データの処理の流れに従って処理を複数のステージ
に分割し、各ステージを同時に動作させることにより、
１命令に必要な平均処理時間を短縮させて全体としての
性能を向上させている。

ところが、このようにパイプライン化されたデータ処理
装置において、分岐命令等の命令の流れを乱す命令が実
行ステージ（５）で実行された場合には、それより前の
ステージで行われていた処理がすべてキャンセルされ、
次に実行される命令は命令のフェッチから行わなければ
ない、このように、処理の流れを乱す命令が実行される
と、パイプライン処理のオーバーヘッドが大きくなり、
データ処理装置の実行速度が上がらない、データ処理装
置の性能向上のため、無条件分岐命令、条件分岐命令等
の命令実行に関するオーバーヘッド削減について様々な
工夫がなされてきた０例えば、分岐命令のアドレスと分
岐先のアドレスを組にして記憶しておくブランチターゲ
ットバッファというものを用いて、命令フェッチの段階
で命令の流れを予測し、処理を行っている。　　（Ｊ、
に、Ｆ、Ｌｅｅ　ａｎｄ　Ａ。

Ｊ、Ｓｍ１ｔｈ、”Ｂｒａｎｃｈ　Ｐｒｅｄｉｃｔｉｏ
ｎ　Ｓｔｒａｔｅｇｉｅｓ　ＢｒａｎｃｈＴａｒｇｅｔ
　　Ｂｕｆｆｅｒ　　Ｄｅｓｉｇｈ、”１ＥＢＩ！　　
Ｃ０ＩＩＰＬＩＴＩＩＲＶｏｌ、１？＋Ｎｏ、１＋Ｊａ
ｎｕａｒｙ　１９８Ｌｐｐ、６−２２．参照）以上のよ
うに、パイプライン処理の初期の段階で処理の流れを予
測し、次に実行されると予測される命令をパイプライン
に流す（以下先行分岐処理と呼ぶ）ことにより分岐命令
実行時のオーバーヘッド削減が計られている。ところが
、サブルーチンからのリターン命令に関してはサブルー
チンからのリターンアドレスが対応するサブルーチンコ
ール命令のアドレスに依存するため、処理の流れを予測
することが困難であった。

〔発明が解決しようとする課題〕

従来のデータ処理装置は、以上で述べたように、サブル
ーチンからのリターン命令に対してサブルーチンからの
リターンアドレスが対応するサブルーチンコール命令の
アドレスに依存するため、処理の流れを予測する有効な
手段がなかった。

この発明は上記のような問題点を解消するためになされ
たもので、サブルーチンリターン命令に関しても、パイ
プライン処理の初期の段階で戻り先アドレスへの先行分
岐処理が可能なデータ処理装置を得ることを目的とする
。

〔課題を解決するための手段〕 この発明に係るデータ処理装置は、サブルーチンコール
命令のリターンアドレスのみを格納するプログラムカウ
ンタ（ＰＣ）専用のスタックメモリ（以下ＰＣスタック
と呼ぶ）を備えたものである。

〔作用〕

この発明におけるデータ処理装置は、実行ステージでサ
ブルーチンコール命令実行時にサブルーチンからのリタ
ーンアドレスがＰＣスタックにブツシュされ、命令デコ
ードステージでサブルーチンリターン命令デコード時に
ＰＣスタックからポツプされてアドレスに先行１分岐処
理を行う。

（発明の実施例） ＋１）パイプライン機構 本発明のデータ処理装置のパイプライン処理は第１図に
示す構成となる。命令のブリフェッチを行う命令フェッ
チステージ（ＩＦステージ（１））、１段目の命令のデ
コードを行うデコードステージ（Ｄステージ＋２））、
２段目の命令のデコードとオペランドのアドレス計算を
行うオペランドアドレス計算ステージ（Ａステージ（３
））、マイクロＲＯＭのアクセス（特にＲステージ（６
）と呼ぶ）とオペランドのブリフェッチ（特にＯＦステ
ージ（刀と呼ぶ）を行うオペランドフェッチステージ（
Ｆステージ（４））、命令の実行を行う実行ステージ（
Ｅステージ（５））の５段構成をパイプライン処理の基
本とする。Ｅステージ（５）では１段のストアバッファ
があるほか、高機能命令の一部は命令実行自体をパイプ
ライン化するため、実際には５段以上のパイプライン処
理効果がある。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロックで行うことが
できる。従って理想的には２クロツクごとに次々とパイ
プライン処理が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算や、
メモリ間接アドレッシングなど基本パイプライン処理１
回だけでは処理が行えない命令があるが、本発明のデー
タ処理装置はこれらの処理に対してもなるべく均衡した
パイプライン処理が行えるように設計されている。複数
のメモリオペランドをもつ命令に対してはメモリオペラ
ンドの数をもとに、デコード段階で複数のパイプライン
処理単位（ステップコード）に分解してパイプライン処
理を行うのである。パイプライン処理単位の分解方法に
関しては　　　６１−２３６４５６で詳しく述べられて
いる。

！Ｆステージ（１）からＤステージ（２）に渡される情
報は命令コードＱＤそのものである。Ｄステージ（２）
からＡステージ（３）に渡される情報は命令で指定され
た演算に関するもの（Ｄコード（２）と呼ぶ）と、オペ
ランドのアドレス計算に関係するもの（Ａコード（至）
と呼ぶ）との２つある。Ａステージ１３）からＦステー
ジ（４）に渡される情報はマイクロプログラムルーチン
のエントリ番地やマイクロプログラムへのパラメータな
どを含むＲコード（２）と、オペランドのアドレスとア
クセス方法指示情報などを含むＦコードａ９との２つで
ある。Ｆステージ（４）からＥステージ（５）に渡され
る情報は演算制御情報とリテラルなどを含むＥコードａ
ｅと、オペランドやオペランドアドレスなどを含むＳコ
ード０ηとの２つである。

（１，１）各パイプラインステージの処理（１，１，１
）命令フェッチステージ 命令フェッチステージ（ＩＦステージ（ｌ））は外部メ
モリから命令をフェッチし、命令キューに人力して、Ｄ
ステージ（２）に対して命令コードａＯを出力する。

命令キューの入力は整置された４バイト単位で行う、メ
モリから命令をフェッチするときは整置された４バイト
につき最小２クロックを要する。

ブランチバッファがヒツトした時は整置された４バイト
につきｌクロックでフェッチ可能である。

命令キューの出力単位は２バイトごとに可変であ・す、
２クロンクの間に最大６バイトまで出力できる。また分
岐の直後には命令キューをバイパスして命令基本部２バ
イトを直接命令デコーダに転送することもできる。

ブリフェッチ先命令アドレスの管理もＩＦステージ（１
）で行う０次にフェッチすべき命令のアドレスは命令キ
ューに入力すべき命令のアドレスとして専用のカウンタ
で計算される０分岐やジャンプが起きたときには、新た
な命令のアドレスが、ｐｃ演算部やデータ演算部より転
送されてくる。

（１，１，２）命令デコードステージ 命令デコードステージ（Ｄステージ（２））はｔｐステ
ージｉｌｌから入力された命令コード仙をデコードする
。命令コードは１６ビツト　（ハーフワード）単位とな
っている。デコードは２クロック単位に１度行ない、１
回のデコード処理で０〜３ハーフワードの命令コードを
消費する。このＤステージ（２）で命令コードがパイプ
ライン処理単位であるステップコードに分解される。す
なわち、ｌ命令が１つないし複数のステップコードに分
解されて、後段のパイプラインステップコードで処理さ
れていくのである。Ｄステージ（２）ではステップコー
ドとしてＡステージ（３）に対してアドレス計算情報で
あるＡコード（至）と、オペコードの中間デコード結果
であるＤコード＠とを出力する。

Ｄステージ（２）ではｐｃ演算部の制御、分岐予測処理
、プリブランチ命令に対する先行分岐処理（ブリブラン
チ）、命令キューかあの命令コード出力制御等も行う、
ブリブランチ処理とは、Ｅステージ（５）での分岐処理
に先立ち、無条件分岐命令、条、件分岐命令等の分岐を
予測し、ｐｃ演算部で攪び先の番地を計算し、ＩＦステ
ージ（１）に飛び先の命令をフェッチさせ、飛び先の命
令をパイプラインに流すことである。プリブランチ命令
とは、プリブランチ処理を行う命令である。

（１，１，３）オペレータアドレス計算ステージオペレ
ータアドレス計算ステージ（Ａステージ（３））は処理
が大きく２つに分かれる。１つはオペコードの後段デコ
ードを行う処理で、もう１つはオペランドのアドレスの
計算を行う処理である。

オペコードの後段デコード処理はＤコード（ロ）を入力
とし、レジスタやメモリの書き込み予約及びマイクロプ
ログラムのエントリ番地とマイクロプログラムに対する
パラメータなどを含むＲコード０４＋の出力を行う、な
お、レジスタやメモリの書き込み予約は、アドレス計算
で参照したレジスタやメモリの内容が、パイプライン上
を先行する命令で書き換えられ、誤ったアドレス計算が
行われるのを防ぐためのものである。レジスタやメモリ
の書き込み予約はデッドロンクを避けるため、ステップ
コードごとに行うのではなく命令ごとに行う。

レジスタやメモリの書き込み予約は［二旦４３９４で詳
しく述べられている。

オペランドアドレス計算処理はＡコード（Ｌｍを人力と
し、Ａコードαりに従いオペランドアドレス計算部で加
算やメモリ間接参照を組み合わせてアドレス計算行い、
その計算結果をＦコードａ−として出力する。この際、
アドレス計算に伴うレジスタやメモリの読み出し時にコ
ンフリクトチエツクを行い、先行命令がレジスタやメモ
リに書き込み処理を終了していないためコンフリクトが
指示されれば、先行命令がＥステージ（５）で書き込み
処理を終了するまで待つ。

また、Ａステージ（３）ではスタックからのポンプ操作
、スタックへのブツシュ操作等によるスタックポインタ
（ＳＰ）のコンフリクトを防ぐため、実行ステージ（５
）のＳＰに先行してＡステージスタックポインタ（ＡＳ
Ｐ）を備えており、ポンプ、ブツシュ操作に伴う＾ＳＰ
の更新はこのステージで行われる。

従って、通常のポツプ、ブツシュ操作直後でもＡＳＰを
参照することにより、ＳＰのコンフリクトでステップコ
ードの処理を遅らせることなく処理を進めることができ
る。ＳＰの管理方法に関してはｍ６２−１４５８５２で
詳しく述べられている。

（１，１，４）マイクロＲＯＭアクセスステージオペラ
ンドフェッチステージ（ＦステージＣ４））も処理が大
きく２つに分かれる。１つはマイクロＲＯＭのアクセス
処理であり、特にＲステージ（６）と呼ぶ、他方はオペ
ランドプリフェッチ処理であり、特にＯＦステージ（７
）と呼ぶ、Ｒステージ（６）とＯＦステージ（７）は必
ずしも同時に動作するわけではな（、メモリアクセス権
が獲得できるかどうかなどに依存して、独立に動作する
。

Ｒステージ（６）では、Ｒコードα４）に対して次のＥ
ステージ（５）での実行に使用する実行制御コードであ
る。Ｅコード（至）を作り出すためのマイクロＲＯＭア
クセスとマイクロ命令デコード処理が行われる。

１つのＲコードに対する処理が２つ以上のマイクロプロ
グラムステップに分解される場合、マイクロＲＯＭはＥ
ステージ（５）で使用され、次のＲコード圓はマイクロ
ＲＯＭアクセス待ちになる。Ｒコードα俳に対するマイ
クロＲＯＭアクセが行われるのはその前のＥステージ＋
６１での最後のマイクロ命令実行の時である６本発明の
データ処理装置ではほとんどの基本命令は１マイクロプ
ログラムステツプ行われるため実際にはＲコード■に対
するマイクロＲＯＭアクセスが次々と行われることが多
い。

（１，１，５）オペランドフェッチステージオペランド
フェッチステージ（ＯＦステージ（７））はＦステージ
（４）で行う上記の２つの処理のうちオペランドプリフ
ェッチ処理を行う。

オペランドプリフェッチはＦコードα９を入力とし、フ
ェッチしたオペランドとそのアドレスをＳコードα力と
して出力する。１つのＦコード（２）ではワード境界を
またいでもよいが４バイト以下のオペランドフェッチを
指定する。Ｆコード（至）にはオペランドのアクセスを
行うかどうかの指定も含まれており、Ａステージ（３）
で計算したオペランドアドレス自体や即値をＥステージ
（５）に転送する場合にはオペランドプリフェッチは行
わず、Ｆコード（１９の内容をＳコード顛として転送す
る。また、プリフェッチしようとするオペランドとＥス
テージ（５）が書き込み処理を行おうとするオペランド
とが包含関係を満たすときには、オペランドプリフェッ
チに関してメモリアクセスは行わず、Ｅステージ（５）
が書き込もうとする値をバイパスする。

（１，１，６）実行ステージ 実行ステージ（Ｅステージ（５））はＥコードＱｌ　。

Ｓコードα力を入力として、各種演算器を用いたデータ
の処理、データのリード、ライト等の処理を行う、演算
器としてはＡＬＩＩ　、バレルシウタ、プライオリティ
エンコーダやカウンタ、シフトレジスタなどがある。Ｅ
ステージ（５）はマイクロプログラムにより制御されＲ
コードαｅに示されたマイクロプログラムのエントリ番
地からの一連のマイクロプログラムを実行することによ
り命令を実行する。

レジスタと主な演算器の間は３バスで結合されており、
１つのレジスタ間演算を指示する１マイクロ命令を２ク
ロツクサイクルで処理する。

このＥステージ（５）が命令を実行するステージあり、
Ｅステージ（４）以前にステージで行われた処理はすべ
てＥステージ（５）のための前処理である。Ｅステージ
（５）で分岐が起こると、！Ｆステージ＋１）〜Ｆステ
ージ（４）までの処理はすべて無効化され、攪び先番地
が命令フェッチ部とＰＣ計算部に出力される。

Ｅステージ（５）ではデータ演算部（５６）にあるスト
アバッファを利用して、４バイト以内のオペランドスト
アと次のマイクロ命令実行をパイプライン処理すること
もできる。

′Ｅステージ（５）ではＡステージ（３）で行ったレジ
スタやメモリに対する書き込み予約をオペランドの書き
込みの後、解除する。

また条件分岐命令がＥステージ（５）で分岐を起こした
ときはその条件分岐命令に対する分岐予測が誤っていた
ことを示しており分岐履歴の書換え処理を行う。

（１，２）　プログラムカウンタの管理本発明のデータ
処理装置のパイプライン上に存在するステップコードは
すべて別命令に対するものである可能性があり、プログ
ラムカウンタの値はステップコードごとに管理する。す
べてのステップコードはそのステップコードのもとにな
った命令のプログラムカウンタ値をもつ、ステップコー
ドに付属してパイプラインの各ステージを流れるプログ
ラムカウンタ値はステンププログラムカウンタ（ＳＰＣ
）　　と呼ぶ、　ｓｐｃはパイプラインステージを次々
と受は渡されていく。

（２）サブルーチンリターン命令の先行分岐処理本発明
のデータ処理装置は実行ステージでのサブルーチンリタ
ーン命令の実行によるパイプラインの乱れを抑えるため
に、サブルーチンリターン命令の実行に関しては命令デ
コードステージ（Ｄステージ（２））で先行き分岐処理
を行う、以下、詳細な動作を説明する。

第２図は、本発明のデータ処理装置のブロック図であり
、サブルーチンコール命令、サブルーチンリターン命令
の処理を説明するために必要な部分だけが抜き出されて
説明されている６図において、（２１）は命令キュー、
（２２）は命令デコード部、（２３）は外部とデータの
やり取りを行うデータ入出力回路、（２４）は外部アド
レスの出力を行うアドレス出力回路、（２５）は命令フ
ェッチを行うアドレスを出力するための力゛ウンタ（Ｑ
ＩＮＰＣ）　、（２６）は各ステップコード生成毎に命
令デコード部（２２）で処理された命令長を格納するラ
ッチ（ＩＬ）、（２７）はプリブランチのためのＰＣに
対する変位を格納するためのラッチ（ＰＤ）、（３０）
はｐｃ演算部（５４）での加算を行うためのｐｃ加算器
、（２８）、（２９）、（３１）はそれぞれｐｃ加算器
（３０）の入出力ラッチ（Ｐ＾、ＰＢ、ＰＯ）、（３２
）はステップコード処理毎のテンポラリなＰＣを格納す
るためのレジスタ（ＴＰＣ）　、（３３）は現在デコー
ド中の命令のＰＣを格納するためのＤステージＰＣ（Ｄ
ＰＣ）、（３４）はアドレス計算中のステップコードコ
ードに対応するＰＣを格納するためのＡステージＰＣ（
八ＰＣ）、（３８）はアドレス計算のための３値加算を
行うアドレス加算器、（３５）、（３６）、（３７）、
（３９）はそれぞれアドレス加算器（３８）の入出力ラ
ッチ（ＡＩ、ＡＤ、八Ｂ、ＡＯ）、（４０）はＡステー
ジ（３）でインクリメントやデクリメントを行いＳＰの
管理を行うＡステージスタックポインタ〈＾ＳＰ）　、
（４１）はＦコードα９としてのアドレスを格納するた
めのＦコードアドレスレジスタ（ＦＡ）、（４２）はＳ
コードａηとしてのアドレスを格納するためのＳコード
アドレスレジスタ、（４３）は命令フェッチを行うアド
レスを一時的に記憶するためのＣ＾アドレスレジスタ（
ＣＡ＾’）　、　（４４）はＥステージ（５）で管理し
ているアドレスレジスタ（ＡＡ）、（４５）はＥステー
ジ（５）での分岐先アドレスを格納するためのＥステー
ジブランチアドレスレジスタ（ＥＢ）、（４６）はサブ
ルーチンコール時の戻り先アドレスのみを格納しており
ＰＣスタックポインタ、フレームボインク、ワーキング
レジスタ等を含みレジスタファイル、（５６）はＳ２バ
ス（１０２）から値を入力してＤＯババス１０３）に値
を出力する０Ｍラッチ、（５０）はデータ演算のため（
７）ＡＬＵ　、　（４８）、（４９）、（５１）はＡＬ
Ｕ　（５０）の入出力ランチ、（ＤＡ、ＤＢ、Ｄｏ）、
（５２）はＳコードα力としてのデータ格納するための
Ｓコードデータレジスタ（ＳＯ）、（５３）はＥステー
ジ（５）で行うメモリアクセスに関するデータを格納す
るデータレジスタ（ＤＯ）であり、（１０１）〜（１）
０）はそれぞれ内部でデータやアドレスの転送を行うた
めの内部バス（３１バス、Ｓ２バス、ＤＯババスＡバス
、ＡＯババス［１ＩＳＰバス、ｐｏババスＣＡ、バス、
ＡＡババス００バス）である。

（５４）はＰＣ演算部、（５５）はアドレス計算部であ
る。

第３図は本発明のデータ処理装置におけるサブルーチン
リターン命令の先行分岐処理に特に関係する部分のブロ
ック図である０図において、（６１）はＤステージ制御
部、（６２）はＩＦステージ制御部、（６３）はＥステ
ージ制御部、（６５）はパイプライン処理途中のサブル
ーチンコール命令の数をカウントするための３ビツトの
カウンタであるＢＳＲカウンタ、（６６）はＤステージ
（２）が管理している３ビツトのｐｃスタックポインタ
（ＯＰ）、（６７）はＥステージ（５）が管理している
３ビツトのＰＣスタックポインタ（ＥＰ）、（６Ｂ）　
、　（６９）　はそれぞれＯＰ　（６６）、ＥＰ　（６
７）をデコードするデコーダであり、（２０１）〜（２
１２）は各部の制御信号である。この図では簡単のため
タイミングを制御するためのクロック信号は省略しであ
る。

本実施例では、ＰＣスタック（４６）は８エントリで構
成されている。また、ＯＰ　（６６）　、　ＩＭＦ　（
６７）は３ピントとなっているが、インクリメント時の
最上位ビットからのキャリー、デクリメント時の最上位
ビットへのボローは無視される。すなわち、ＰＣスタッ
ク（４６）は、ポインタ゛０００°　の指し示すエント
リが隣合ったリング状のスタックメモリとして取り扱わ
れている。

（２，１）　ＰＣスタックの動作の概要本発明のデータ
処理装置においてサブルーチンコール命令およびサブル
ーチンリターン命令がどのように実行されるか大まかに
説明する。

本発明のデータ処理装置では、サブルーチンコール命令
としてブランチサブルーチン（ＢＳＲ）命令とジャンプ
サブルーチン（ＪＳＲ）命令がある。また、サブルーチ
ンリターン命令としては、リターンサブルーチン（ＲＴ
Ｓ）命令と高機能命令として高級言語用サブルーチンリ
ターンとパラメータ解放を一度に行うＥＸＩＴＤ命令が
ある。

サブルーチンコール命令が実行されると、Ｅステージ（
５）でサブルーチンからの戻り先アドレスがＰＣスタッ
ク（４６）にブソシェされる。サブルーチンリターン命
令がデコードされると、Ｄステージｅ）でＰＣスタック
（４６）のスタックトップにあるアドレスに先行分岐処
理（プリリターン）を行う、パイプラインの初期段階で
あるデコードステージで分岐処理を行うためサブルーチ
ンリターン命令実行によるパイプラインの乱れを大幅に
削減できる。

実行ステージでは、プリリターンを行ったアドレスとメ
モリから読み込んだ真の戻り先アドレスが比較され、不
一致であったならば真の戻り先アドレスへの分岐処理を
行う、ポインタ０Ｐ（６６）、ＩＭＦ（６６）等の更新
も含めて少し詳しく説明する。

リセットされた状態では、ＲＥＳ［！Ｔ信号（２０Ｂ）
により、ＢＳＲカウンタ（６５）、ＩＭＦ　（６７）は
ゼロクリアされ、０Ｐ（６６）にはゼロになっているＥ
Ｐ　（６７）の値がコピーされる。

□　まず、命令キエー（２１）から取り込まれた命令コ
ードが命令デコードブランチ（２２）でデコードされる
。デコードの結果、取り込まれた命令がサブルーチンコ
ール命令であった場合にはＤＰＤＥＣ信号（２０２）に
よりＯＰのデクリメントを行うと共に、ＢＳＲカウンタ
（６５）をカウントアツプする。アドレス計算ステージ
（湧では、アドレス加算器（３８）により戻り先アドレ
スが計算されて＾０バス（１０５）を介してＦＡレジス
タ（４１）に転送される。Ｆステージ（４）では、ＦＡ
レジスタ（４１）の値がＳ＾レジスタ（４２）に転送さ
れる。サブルーチンコール命令がＥステージ（５）で実
行されるとＥＰＤＥＣ信号（２０６）によりＥＰ　（６
７）の値がプリデクリメントされる。そしてＰＣＷＲＩ
ＴＩＩ信号（２１Ｇ）により更新された（６７）が指す
ＰＣスタック（４６）に、ＳＬババス１０１）を介して
ＳＡレジスタ（４２）に格納されている戻り番地の値が
書き込まれる。また、ＢＳＲＣＤＩＩＣ信号（２０５）
によりＢＳＲカウンタ（６５）をデクリメントする。　
ＢＳＲ命令では、Ｄステージ（２）でサブルーチンの先
頭番地への分岐処理を行う、　ＢＳＲ命令では、Ｅステ
ージ（５）での分岐処理を行う必要はない。

次に、サブルーチンリターン命令の処理について説明す
る。命令キュー（２１）から取り込まれた命令がサブル
ーチンリターン命令であったときにはＢＳＲカウンタ（
６５）の値がゼロであるかどうかを示すＢＳＲＣＺ信号
（２０１）　（Ｄ　（ｓ　ｙ　りを行う、もし、ＢＳＲ
カウンタ（６５）がゼロでなかったら、ＢＳＲカウンタ
（６５）の値がゼロになるまでＤステージ（２）は処理
を一時停止する。　ＢＳＲカウンタ（６５）がゼロでな
いということは、まだ対応するサブルーチンコール命令
がＥステージ（５）で実行されずにパイプライン中にあ
ることを示しており、ＰＣスタック（４６）に対応する
戻り番地が登録されていないことを示している。　ＢＳ
ＲＣＺ信号（２０１）により、ＢＳＲカウンタ（６５）
の値がゼロである、あるいは、ゼロになったことが示さ
れると、Ｄステージ制ｉｎ部（６１）はＰＲＥＲＥＴ信
号（２０９）により、ＩＦステージ制御部（６２）及び
ｐｃスタック（４６）にプリリターン処理を行うことを
知らせる。　ＰＣスタック（４６）はＤＰ　（６６）が
指し示しているＰＣスタック（４６）の内容をＣ＾ババ
ス１０Ｂ）に出力する。

ＩＦ　スｆ　−シ＠　’ａ　部（６２）　４；！、命令
キュー（２１）ニ取す込まれている命令データをすべて
無効化し、ＣＡババス出力された値で戻り先アドレスの
命令のフェッチを行い、取り込まれた命令データを命令
デコード部（２２）に送る。　ｐｃスタック（４６）の
内容がＣＡババス１０８）に出力さした後に、ＤＰＩＮ
Ｃ信号（２０３）によりＤＰ　（６６）がポストインク
リメントされる。　ＲＴＳ命令では、Ｆステージ（４１
で、メモリから正しい戻り先アドレスがフェッチされ、
ＳＤレジスタ（５２）に取り込まれている。また、Ｉ！
ＸＩＴ口命令では、Ｅステージ（５）での命令実行中に
、メモリから正しい戻り先アドレスをＤＤレジスタ（５
３）に取り込む、　ＰＣＲＥ八〇信へ（２１））により
ＨＰ　（６７）が指し示すＰＣスタック（４６）の内容
が３１バスに出力され、ＡＬＩＩ　（５０）の入力ラン
チであるＯＡクラッチ４８）に取り込まれる。　ＯＡク
ラッチ４８）に取り込まれた値は現在Ｅステージ（５）
で処理中のサブルーチンリターン命令がプリリターンを
行ったときの戻り先アドレスである。また、ＳＤレジス
タ〈５２）あるいはＤＯレジスタ（５３）に取り込まれ
ている真の戻り先アドレスＳ２バス（１０２）　を介し
ｉ’　ＤＢ　’ｌ　ｙ　＋　（４９）　ニ取り込まれる
。　ＡＬＵ（５０）　　テは、Ｄ＾ランチ（４８）の内
容とＤＢクラッチ４９）の内容の比較を行い比較結果で
あるゼロフラグ（ＺＰＬＡＧ信号（４９））をＥステー
ジ制御部（６３）に送る。Ｅステージ制御部（６３）で
は、もし比較結果が一敢てあったなら、プリリターンが
正しかったことを示しているので、サブルーチンリター
ン命令の実行を終了する。もし比較結果が不一致であっ
た場合には、プリリターンを行った戻り先アドレスが誤
っていたことを示している。このとき、真の戻り先アド
レスの値をＳｌバス（１０１）を介してＥ８レジスタ（
４５）に転送した後、ＥＢレジスタ（４５）の値をＣＡ
ババス１０Ｂ）に出力する。　ＩＦステージ（１）はＣ
Ａババス１０８）　　に出力された値により命令フェッ
チを行う。

サブルーチンリターン命令実行時に、Ｅステージ（５）
では、Ｄステージ（２）でプリリターンを行った戻り先
アドレスが正しかったかどうかのチエツクを行っている
。これは、ＰＣスタック（４６）が８エントリで構成さ
れているため、サブルーチンコールが９レベル以上の入
れ子になった場合には８レベル以上上のレベルのサブル
ーチンコールに関する戻り先アドレスのデータがオーバ
ーライドされて壊されてしまう、また、プログラムによ
って外部メモリ上の戻り先アドレスの値が書き換えられ
た場合にも、ＰＣスタック（４６）に登録されている戻
り先アドレスとは異なるアドレスにリターンする。

このような場合に備え、Ｅステージ（５）ではプリリタ
ーンが正しく実行されたかどうかのチエツクを行ってい
るのである。しかし、プログラムによって外部メモリ上
の戻り先アドレスの値を書き換える様なことはまずない
し、サブルーチンレベルが一番深くなったところから８
レベルのサブルーチンコールに関してはいつも正しい値
がＰＣスタック（４６）に格納されているので、プリリ
ターンが正しく行われる確立は非常に高い。

先に述べたＢＳＲカウンタ（６５）は、より正確なプリ
リターンを行い、Ｅステージ（５）での比較を確実に行
うために備えられている。この機能がないと、サブルー
チンコール命令が処理中であり、Ｄステージ（２）での
処理は終了したが、Ｅステージ（５）でまだ戻り先アド
レスの値がＰＣスタック（４６）に書き込まれていない
うちに、Ｄステージ（２）でサブルーチンリターン命令
が実行された場合、対応するサブルーチンリターン命令
の戻り先アドレスが登録されていないため、誤った戻り
先アドレスにブリリターン処理を行ってしまう、ところ
が、サブルーチンリターン命令がＥステージ（５）で処
理される段階では、先行していたサブルーチンコール命
令がすでに処理されており、ＰＣスタック（４６）には
正しい戻り先アドレスが登録されているため、Ｅステー
ジ（５）での比較結果は一致を示し、プリリターンが正
しかったとして処理されてしまう、すなわち、このよう
な場合誤動作を行ってしまうわけである。

ＢＳＲカウンタの機能を備えることにより、参照すべき
戻り先アドレスの値が先行するサブルーチンコール命令
により登録された後に、プリリターンが行われる。また
、サブルーチンコール命令の実行に際し、Ｄステージ（
２）でＰＣスタック（４６）、；（参照されてからＥス
テージ（５）処理されるまでＰＣスタック（４６）が書
き換えられることがないので、Ｄステージ（２）でプリ
リターンを行った戻り先アドレスの値がＥステージ（５
）において正しく参照される。ただし、プリブランチを
行わないＪＳＲ命令では、Ｅステージ（５）において分
岐先アドレスへの分岐処理が行われるため、もし、ＲＴ
Ｓ命令ががＪＳＲ命令で登録される前のＰＣスタックを
参照してプリリターンしても、そのＲＴＳ命令自体が実
行される前にパイプラインはキャンセルされるので、こ
のようなことは起こらない。

以上で述べたように、サブルーチンコール時の戻り先ア
ドレスのみを記憶するＰＣスタック（４６）を設けるこ
とにより、サブルーチンリターン命令に対して命令のデ
コード段階で戻り先アドレスへのプリリターンを行い、
サブルーチンリターン命令実行時のパイプラインの乱れ
をなくす。

Ｅステージ（５）においてブランチが起こった場合には
、ＥＢＲＡ信号（２０４）によりＢＳＲカウンタ（６５
）の値がゼロクリアされ、Ｉ！Ｐ　（６７）の内容がＵ
Ｐ　（６６）にコピーされる。Ｅステージ（５）におい
てブランチが起こった場合には、夏Ｆステージ＋１）〜
Ｆステージでの処理がすべて無効化されるため、Ｄステ
ージ（２）でデコードされたが、Ｅステージ（５）では
実行されなかった処理途中サブルーチンコール命令、サ
ブルーチンリターン命令に対して行われたＢＳＲカウン
タ（６５）、ＯＰ　（６６）の更新を無効化し、ｐｃス
タック（４６）ノそのレベルまでの戻り先アドレスの値
をＤステージ（２）で正しく参照できるようになってい
る。

（２，２）サブルーチンコール命令、サブルーチンリタ
ーン命令の詳細動作 以上では、サブルーチンコール命令とサブルーチンリタ
ーン命令の大まかな動作について述べてきたが、ここで
は各命令の詳細な動作について説明する。

本発明のデータ処理装置では、サブルーチンコール命令
としてブランチサブルーチン（ＢＳＲ）命令とジャンプ
サブルーチン（ＪＳＲ）命令がある。また、サブルーチ
ンリターン命令としては、リターンサブルーチン（ＲＴ
Ｓ）命令と高機能命令として高級言語用サブルーチンリ
ターンとパラメータ解放を一度に行うＥＸＩＴＤ命令が
ある。以下、各命令について詳細な説明を行う、各命令
のビット割り付けを第４図に示しである。′−９はオペ
レージタンコードを示す。

（２，２，１）ＢＳＲ命令 ＢＳＲ命令はＰＣ相対のアドレッシングのみをサポート
するサブルーチンコール命令であり、戻り先アドレスが
スタックに退避される。第４図（Ａ）。

（Ｂ）に示すようにＢＳＲ命令に関しては一般形（Ｇフ
ォーマット）と短縮形（Ｅｌフォーマット）の２つの命
令フォーマットがある。Ｄステージ（２）では、どちら
のフォーマットでも同様の処理が行われる。

この命令は、１つのステップコードとして処理される。

ＢＳＲ命令実行のフローチャートを第５図に示す。

ＢＳＲ命令が命令デコード部（２２）で処理されると、
ＢＳＲ命令のステップコードを示すＤコードＯコと戻り
先アドレスを計算するためのＡコードＱ３が生成される
。Ｇフォーマントの命令であれば、変位のサイズを示す
フィールド（８２Ｂ）に従って変位（８２０）の値も同
時に取り込む、また、ＤＰＤＥＣ信号（２０２）により
ＤＰ　（６６）のデクリメント、及びＢＳＲカウンタ（
６５）のインクリメント処理を行う、この命令は、ブリ
ブランチを行う命令であり、ＰＣ演算部（５４）におい
て飛び先アドレスの計算が行われ、演算結果がＣＡババ
ス出力されてブリブランチ処理が行われる。Ａステージ
（３）では、Ａコード０１の指示に従ってアドレス計算
部（５５）において戻り先のアドレスが計算され、＾０
バス（１０５）を介してＦＡレジスタ（４１）に転送さ
れる。Ｆステージ（１４）ではＦＡレジスタ（４１）の
値がＳＡレジスタ（４２）に転送される。Ｅステージ（
５）では、まず、！！ＰＤＩＩＣ信号（２０６）により
ＥＰ（６７）のブリデクリメントを行う０次に、ＰＣＷ
ＲＩＴＥ信号（２１０）によって、戻り先アドレスが格
納されているＳ＾レジスタ（４２）の値が５１バス（１
０１）を介してＰＣスタック（４６）中の［ＥＰ　（６
７）の指すエントリに書き込まれる。また、同時に５１
バス（１０１）の値が＾ＬＳＩ（５０）、ＤＯババス１
０３）　を介してＤＯレジスタ（５３）に書き込まれ、
戻り先アドレスの格納されたＤＤレジスタ（５３）の値
をスタックポインタによってソフトウェアで管理されて
いるメモリ上のスタックにブツシュする。ＰＣスタック
（４６）に戻り先アドレスが登録されたらＢＳＲＣＤＥ
Ｃ信号（２０５）によりＢＲＳカウンタ（６５）がデク
リメントされる。この命令では、Ｄステージ（２）にお
いてすでに分岐処理が行われているので、Ｅステージで
は分岐処理は行わない。

（２，２，２）ＪＳＲ命令 ＪＳＲ命令のビット割り付けが第４図（Ｃ）に示されて
いる。　ＪＳＲ命令はＮｌ！ＧＨ’Ｃ（８３Ｃ）の実効
アドレスにサブルーチンジャンプする命令であり、戻り
先アドレスがスタックに退避される。飛び先番地に関し
ては複数段のアドレッシング拡張指定が可能であるが簡
単のため拡張指定がない場合について説明する。この命
令はＤステージ（２）で２つのステップコードに分解さ
れて処理される。第１のステップコードは飛び先のアド
レスに関する処理を行い、第２のステップコードでは戻
り先アドレスに関する処理を行う。

まず、第１のステップコードに関する処理について説明
する。　ＪＳＲ命令が命令デコード部（２２）でデコシ
ドされると、ＪＳＲ命令の第１ステツプコードを示すＤ
コード（２）と飛び先番地の実効アドレスを計算するた
めのＡコードα簿が生成される。もし飛び先番地のアド
レス計算に絶対アドレスや変位等の拡張部（８３Ｃ）を
必要とする場合にはそのデータも命令キュー（２１）か
ら同時取り込む、Ａステージ（３）では、Ａコード０１
の指示に従ってアドレス計算部（５５）において飛び先
のアドレスが計算され、ＡＯババス１０５）を介してＦ
Ａレジスタ（４１）に転送される。Ｆステージ（４）で
はＦＡレジスタ（４１）の値がＳＡレジスタ（４２）に
転送される。Ｅステージ（５）では飛び先アドレスが格
納されているＳ＾レジスタ（４２）の値が３１バス（１
０１）を介してＥＢレジスタ（４５）に転送される。

次に、第２のステップコードに関する処理について説明
する。Ｄステージ（２）ではＪＳＲ命令の第２ステツプ
コードを示すＤコード（２）と戻り先アドレスの実効ア
ドレスを計算するためのＡコードα湯が生成される。こ
のステップコードの処理では命令キュー（２１）から命
令データは取り込まれない、また、ＤＰＤＩＩＣ信号（
２０２）によりＤＰ　（６６）のデクリメント、及び、
ＢＳＲカウンタ（６５）のインクリメント処理を行う、
Ａステージ（３）では、Ａコードａ１の指示に従ってア
ドレス計算部（５５）において戻り先のアドレスが計算
され、ＡＯババス１０５）を介してＦＡレジスタ（４１
）に転送される。Ｆステージ（４）ではＦＡレジスタ（
４１）の値がＳ＾レジスタ（４２）に転送される。Ｅス
テージ（５）では、まず、［！ＰＤＥＣ信号（２０６）
、により１！Ｐ（６７）のブリデクリメントを行う０次
に、ＰＣＷＲＩＴＩ！信号（２１０）によって、戻り先
アドレスが格納されているＳ＾レジスタ（４２）の値が
５１バス（１０１）を介してＰＣスタック（４６）中の
ＥＰ　（６７）の指すエントリに書き込まれる。また、
同時にＳｌバス（１０１）の値がＡＬＵ（５０）、ＤＯ
ババス１０３）を介して０Ｄレジスタ（５３）に書き込
まれ、戻り先アドレスの格納されたＯＤレジスタ（５３
）の値をスタックポインタによってソフトフエアで管理
されているメモリ上のスタックにブツシュする。第２ス
テツプコードですでに（４５）に書き込まれている飛び
先番地の値をＣＡババス出力して分岐処理を行う、この
とき、ＥＢＲＡ信号（２０４）により、ＢＳＲカウンタ
（６５）はクリアされ、ＤＰ　（６６）にはＢＰ　（６
７）の値がコピーされる。

以上述べたように、ＪＳＲ命令でもＰｃスタック（４６
）に関する処理はＢＳ＋？命令と同じである。

（２，２，３）　ＲＴＳ命令 ＲＴＳ命令はサブルーチンからのリターンを行う命令で
あり、スタックから復帰されたリターンアドレスにジャ
ンプする。この命令は、１つのステップコードとして処
理される。

ＲＴＳ命令実効のフローチャートを第６図に示す。

１？ＴＳ命令が命令デコード部（２２ンで処理されると
、ＲＴＳ命令のステップコードを示すＤコード面とスタ
ックトップのアドレスを計算するためのＡコード０３が
生成される。この命令はプリリターンを行う命令である
。　ＢＲ５ＣＺ信号（２０１）によりパイプライン中に
サブルーチンコール命令が存在することが示されている
場合にはＢＳＲカウンタ（６５）の内容がゼロになるま
で処理を一時停止する。　ＢＳＲカウンタ（６５）がゼ
ロである場合にはプリリターン処理を行う、Ｐｌ？［！
ＲＥＴ信号（２０９）　により、Ｐｃスタック（４６）
中のＤＰ（６６）が指し示すエントリの内容をＣＡババ
ス１０８）に出力し、先行分岐処理（プリリターン）を
行う、また、Ｐｃスタック（４６）参照後、ＤＰＩＮＣ
信号（２０３）によりＤＰ　（６６）のポストインクリ
メント処理を行う、Ａステージ（３）では、Ａコードα
簿の指示に従ってアドレス計算部（５５）においてスタ
ックトップのアドレスが計算され、＾Ｏババス１０５）
を介してＦＡレジスタ（４１）に書き込まれる。スタッ
クトップのアドレスとはＡＳＰ（４Ｇ）　の偵そのもの
である。

Ｆステージ（４）でＦＡレジスタ（４１）の値でオペラ
ンドがフェッチされ、ＳＤレジスタ（５２）に取り込ま
れる。

ＳＤレジスタ（５２）に取り込まれた値は、スタック上
に退避さ゛れていた真の戻り先アドレスであるＥステー
ジ（５）では、ＰＣＲＥ＾Ｄ信号（２１））　　によっ
て、ブリリターン時に参照されたリターンアドレスが格
納されているＰｃスタック（４６）中のＢＰ　（６７）
の指すエントリの内容が３１バス（１０１）　に出力さ
れ、Ｄ＾ラッチ（４８）に取り込まれる。そして、真の
戻り先アドレスが格納されているＳＤレジスタ（５２）
の内容が８２バス（１０２）を介してＤＢランチ（４９
）に取り込まれる。

ＡＬＵ　（５０）ではブリリターンが行われたアドレス
と真の戻り先アドレスとの比較が行われ、比較結果がＺ
ＦＬＡＧ信号（２１２）としてＥステージ制御部（６３
）に送られる。また、同時、ｓＤレジスタ（５２）の内
容が３２ハス（１０２）、ＤＭランチ（５６）、ＤＯハ
ス（１０３）　　を介して、レジスタファイル（４７）
中のワーキングレジスタに退避される。Ｐｃスタック（
４６）参照後、［！ＰＩＮＣ信号（２０？）によりＥＰ
　（６７）のポストインクリメントを行う、比較結果が
一敗していたら、正しいアドレスにプリリターが行われ
たことを示しており、Ｅステージ（５）は１マイクロサ
イクルＮＯＰを実行して命令の実行を終了する。比較結
果が不一致であった場合にはブリリターンを行ったリタ
ーンアドレスが誤っていたことを示しており、ワーキン
グレジスタに退避されている真の戻り先アドレスの値を
ｓｔババス１０１）を介して８Ｂレジスタ（４５）に転
送し、ＥＢレジスタ（４５）の値がＣＡババス１０８）
に出力されて分岐処理が行われる。このとき、ＥＢＲＡ
信号（２０４）により、ＢＳＩカウンタ（６５）はクリ
アされ、０Ｐ（６６）　ニは［ＢＰ（６７）　１７）値
がコピーさレル。

ＥＸＩＴＤ命令は高級言語用のパラメータ解放、退避し
ていたレジスタの復帰、サブルーチンからのリターン、
及び、スタック上のサブルーチンパラメータの解放を行
う高機能命令である。第４図（Ｅ）。

（Ｆ）に示すようにＥＸＩＴＤ命令に関してはＧフォー
マットとＥフォーマントの２つの命令フォーマットがあ
る。Ｇフォーマットでは３つのステップコードとして処
理され、Ｅフォーマントではこの命令は、１つのステッ
プコードとして処理される。

簡単のため第４図（Ｅ）゛に示すＥフォーマットの命令
についてのみ説明を行う ｆ！ＸＩＴＤ命令が命令デコード部（２２）で処理され
ると、ＥＸＩＴＯ命令のステップコードを示すＤコード
（転）と即値の転送を行うためのＡコードαｌが生成さ
れる。スタックポインタの補正値（８５Ｂ）の値は、リ
テラルとしてＤコード亜で送られる。この命令では、２
バイトの復帰するレジスタのビットマツプデータ（８５
Ｃ）の値も同時に取り込み、Ａコード０１の即値として
転送されていく。この命令はプリリターンを行う命令で
ある。　ＢＲ５ＣＺ信号によりパイプライン中にサブル
ーチンコール命令が存在することが示されている場合に
はＢＳＲカウンタ（６５）の内容がゼロになるまで処理
を一時停止する。　ＢＳＲカウンタ（６５）がゼロであ
る場合にはプリリターン処理を行う、　ＰＲＥＲＥＴ信
号（２０９）によりｐｃスタック（４６）中のＤＰ　（
６６）が指し示すエントリの内容をＣ＾ババス１０８）
に出力し、先行分岐処理（プリリターン）を行う、また
、ｐｃスタック（４６）参照後、ＤＰＩＮＣ信号（２０
３）によりＯＰ　（６６）のポストインクリメント処理
を行う、Ａステージ（３）では、Ａコードα罎の指示に
従ってアドレス計算部（５５）において即値の値が転送
され、＾０バス（１０５）を介してＦ＾レジスタ（４１
）に書き込まれる。ＦステージではＦＡレジスタ（４１
）の値がＳＡレジスタ（４２）に転送される。Ｅステー
ジ（５）では、退避されていたレジスタのスタックがら
の復帰、スタックフレームの解放、フレームポインタの
スタックからの復帰等の処理を行った後に、スタックか
ら戻り先アドレスの値をポンプし口Ｄレジスタ（５３）
に取り込む、また、サブルーチンパラメータを解放する
ためにスタックポインタの補正を行う、　ＰＣＲＥ＾０
信号（２１））によって、プリリターン時に参照された
リターンアドレスが格納されているＰＣスタック（４６
）中のＥＰ　（６７）の指すエントリの内容がＳ１バス
（１０１）に出力され、Ｄ＾ランチ（４８）に取り込ま
れる。そして、真の戻り先アドレスが格納されている口
Ｄレジスタ（５３）の内容が８２バス（１０２）を介し
てＤＢクラッチ４９）に取り込まれる。＾ＬＵ　（５０
）ではプリリターンが行われたアドレスと真の戻り先ア
ドレスとの比較が行われ、比較結果がＺＦＬＡＧ信号（
２１２）　としてＥステージ制御部（６３）に送られる
。また、同時に、ＳＤレジスタ（５２）の内容が、Ｓ２
バス（１０２）　、０Ｍラッチ（５６）、口０バス（１
０３）　を介して、レジスタファイル（４７）中のワー
キングレジスタに退避される。ＰＣスタック（４６）参
照後、ＥＰＩＮＣ信号（２０７）によりｌ！Ｐ　（６７
）のポストインクリメントを行う、比較結果が一敗して
いたら、正しいアドレスにプリリターンが行われたこと
を示しており、Ｅステージは１マイクロサイクルＮＯＰ
を実行して命令の実行を終了する。比較結果が不一致で
あった場合にはプリリターンを行ったリターンアドレス
が誤っていたことを示しており、ワーキングレジスタに
退避されている真の戻り先アドレスの値を８１バス（１
０１）を介してＥＢレジスタ（４５）に転送し、ＥＢレ
ジスタ（４５）の値がＣＡババス１０８）に出力されて
分岐処理が行われる。このとき、ＥＢＲ＾信号（２０４
）により、ＢＳＲカウンタ（６５）はクリアされ、０Ｐ
（６６）にはＩＭＦ（６７）の値がコピーされる。

以上述べたように、ＥＸＩＴＤ命令でもＰＣスタック（
４６）に関する処理はＲＴＳ命令と同じである。

（２，３）他の実施例の説明 本実施例では、ＰＣスタック（４６）は８エントリで構
成されている。従って、サブルーチンコールが９レベル
以上の入れ子となったときには、有効な戻り先アドレス
が格納されているエントリに別の戻り先アドレスがオー
バーライドされるため、最初の値が消えてしまう、従っ
て、リカーシブコールを行うような特殊な場合を除いて
、９レベル以上の入れ子になると誤ったプリリターンを
行うことになる。また、プログラムにより外部メモリ上
の戻り先アドレスを書き換えても誤った戻り先アドレス
にプリリターンを行うことになる。このため、Ｅステー
ジでプリリターンが正しかったかどうかのチエツクが必
要になるわけである。ＰＣスタックを何エントリ設ける
かに関しては、何レベルまでの深さのサブルーチンコー
ルに対して正しいプリリターンを行うかという性能の問
題と、ハードウェアの増加量との兼ね合いで決定すれば
よい〉本実施例では、サブルーチンのなかでサブルーチ
ンからの戻り先アドレスが書き換えられても正しい動作
を保証するため、ＲＴＳ命令実行時にＣＰＵ外部からフ
エ・ツチしたサブルーチンからの正しい戻り先アドレス
とＰＣスタック（４６）からフェッチしてプリリターン
に使用したアドレスを比較している。もし、サーブルチ
ンからの戻り先アドレスが書き換えられないソフトウェ
アを実行するだけでよいのなら（実際のアプリケーショ
ンプログラムではサブルーチンからの戻り先アドレスが
書き換えられることはほとんどない）　、ｃｐｕ外部の
メモリからサブルーチンの戻り先アドレスをフェッチす
る必要はない、ＰＣスタック（４６）にあるサブルーチ
ンの戻り先アドレスが書き換えられるかどうかをＰＣス
タック値の有効無効を示すフラッグを設けるなどしてチ
エツクするだけよい、つまり、ＣＰｔ１外部のメモリに
あるサブルーチンからの戻り先アドレスがあるスタック
の整合性が保証されるのなら、ブリリターンが正しいか
どうかをＰＣスタック（４６）の管理機構だけで判断し
て、ＰＣスタックから正しいサブルーチンの戻り先アド
レスが得られないときだけ、ＣＰＵ外部のメモリからサ
ブルーチンの戻り先アドレスをフェッチしてそのアドレ
スにリターンすればよい。

本実施例では、確実なプリリターンを行うためにＢＳＲ
カウンタ（６５）を備えらでいるが、サブルーチンコー
ル命令のブリブランチ処理を行わない場合には、サブル
ーチンコール命令実行後必ず飛び先番地への分岐処理が
行われ、パイプラインがキャンセルされるためこの機能
は必要ない。また、ＢＳＲ命令をＤステージ（２）デコ
ードするときポインタＯＰ　（６６）をデクリメントし
ているが、８Ｓ１？命令をＥステージ（５）で実行する
とき、デクリメントしたポインタＥＰ　（６７）の値を
コピーすれようにしてもよい。

また、本実施例では、Ｅステージ（５）でプリリターン
が正しく行われたかどうかのチエツクを行うために、Ｐ
Ｃスタック（４６）からプリリターンを行った戻り先ア
ドレスを参照して、ｃｐｕ外部のメモリからフェッチし
た正しい戻り先アドレスと比較するようにしているが、
Ｄステージ（２）でプリリターンを行った戻り先アドレ
スを退避しておき、Ｅステージ＋５）でその退避されて
いる値を参照するようにしてもよい。

また、本実施例でＤステージ（２）より後段のステージ
がサブルーチンコール命令を処理しているかどうかを検
出する手段としてカウンタを用いているが、各ステップ
コードあるいは各パイプラインステージにサブルーチン
コール命令用のフラグを設けて、全てフラグが立ってい
ないときのみ、ブリリターン処理を行うようにしてもよ
い、また、ハードウェア削減のためＢＳＲカウンタやそ
のかわりとなる上記のフラグの機能を外しても、サブル
ーチンリターン命令実行時に、プリリターンが正しかっ
たかどうかのチエツクを行っているので、正しい動作を
行うことができる。このときの性能低下は、サブルーチ
ンコール命令とそれに対応するサブルーチンリターン命
令がパイプライン中に同時に取り込まれる頻度がどの程
度あるかによる。

また、本実施例では、ＰＣスタック（４６）のポインタ
として、Ｄステージ（２）で管理しているポインタＤＰ
（６６）とＥステージ（５）で管理しているポインタＩ
ＭＦ（６７）の２つのポインタを備えている。これは、
複数のサブルーチンリターン命令がパイプライン中で処
理される場合にも正しい戻り先アドレスを参照できるよ
うにしたものである。　ＥＰ（６７）はＥステージ（５
）で実行されたサブルーチンコール命令、サブルーチン
リターン命令に対応して変化する０ＤＰ（６６）は命令
デコード段階で変化するため、２つ以上のサブルーチン
リターン命令がパイプライン中に取り込まれても対応す
るサブルーチンコール命令の戻り先アドレスが参照でき
るわけである。Ｅステージ（５）で分岐処理が行われた
ときにはパイプラインはキャンセルされるのでＥＰ　（
６７）の値がＤＰ　（６６）にコピーされる。サブルー
チンリターン命令実行時には、プリリターンが正しかっ
たかどうかのチエツクを行うているので、ハードウェア
削減のためＰＣスタック（４６）のポインタ管理をすべ
てＢＰ　（６７）のみで行うようにしても正しい動作を
行うことができる。この場合の性能低下は、２つ以上の
サブルーチンリターン命令がパイプライン中に同時取り
込まれる頻度がどの程度あるかによる。ポインタを１つ
にした場合、サブルーチンリターン命令用のフラグを設
け、Ａステージ（３）以降のステージでサブルーチンリ
ターン命令を実行中の時はそのフラグを立てておき、そ
のフラグが立っているときにはプリリターンの処理を待
つようにすると、ポインタが正しく切り替わってからＰ
Ｃスタック（４６）の参照が行えるので正しいプリリタ
ーンが可能となる。

また、本発明のＰＣスタック（４６）はブリリターン時
にもプリリターンが正しく行われたかどうか判断すると
きにもアクセスされ、ＣＰＵ外部のメモリアクセスとは
独立の行うこと効率がよい、従って、ＣＰｕが１つの集
積回路チップで実現されるマイクロプロフセサの様なデ
ータ処理装置ではＰＣスタック（４６）をＣＰｕ　と同
じ集積回路内にもつようにすれば、ＣＰＵ外部のメモリ
アクセスとは独立にＰＣスタック（４６）がアクセスで
きる。

（１）第１のステージと第２のステージをもち、命令の
実効に対して第１のステージでの処理が第２のステージ
での処理に先行して行われるパイプライン処理により命
令を処理するデータ処理装置であって、 命令やデータを格納する第１の記憶装置と、サブルーチ
ンからの戻り先命令のアドレス値を格納する第１の記憶
装置とは異なる第２の記憶装置と、 サブルーチンからの戻り先アドレスとなる値を前記第１
の記憶装置に書き込む第１の書き込み手段と、 サブルーチンからの戻り先アドレスとなる値を前記第２
の記憶装置に書き込む第２の書き込み手段と、 前記第１のステージで制御され、第１の値を前記第２の
記憶装置から読みだす第１の読み出し手段と、 サブルーチンリターン命令処理時に、サブルーチンから
の戻り先アドレスとなる第２の値を前記第１の記憶装置
から読みだす第２の読み出し手段と、 サブルーチンリターン命令処理時に、前記第１の値がサ
ブルーチンからの戻り先アドレスであるかどうかを判断
する判断手段と、 前記第１の記憶装置から命令をフェッチする命令フェッ
チ手段とを備え、 前記命令フェッチ手段が、前記第１の記憶装置の前記第
１の値の示すアドレスから第１の命令をフェッチする機
能と、前記第１の記憶装置の前記第２の値の示すアドレ
スから第２の命令フェッチする機能を備え、 サブルーチンリターン命令処理時に、 前記判断手段が、前記第１の値がサブルーチンからの戻
り先アドレスであると判断するときは前記第１の命令を
実行し、 前記判断手段が、前記第１の値がサブルーチンからの戻
り先アドレスでないと判断するときは前記第２の命令を
実行する ことを特徴とする。

（２）前記判断手段は前記第１の値と前記第２の値を比
較する比較手段であり、 前記比較手段による比較結果が一致するときは第１の値
がサブルーチンからの戻り先アドレスであると判断し、 前記比較手段による比較結果が一致しないときは第１の
値がサブルーチンからの戻り先アドレスでないと判断す
ることを特徴とする第１項記載のデータ処理装置。

（瞬前記第２の記憶装置がサイクリックな番号がつけら
れた複数のエントリと、前記サイクリックな番号を管理
する第１のポインタレジスタにより構成したスタック記
憶装置であることを特徴とする第１項記載のデータ処理
’装置。

（４）前記第２の記憶装置は２ｎ個のエントリで構成さ
れ、 インクリメントまたはデクリメントの少なくとも一方が
可能で、前記エントリの番号を管理する第１のｎビット
カウンタと、 インクリメントおよびデクリメントの両方が可能で、前
記エントリの番号を管理する第２のｎビットカウンタと
、 前記第２の記憶装置の前記第２のｎビットカウンタの値
が示すエントリから読み出す第３の読み出し手段゛と、 前記第２のｎビットカウンタの値を前記第１のｎビット
カウンタに書き込む第３の書き込み手段を備え、 前記第２の書き込み手段が前記第２の記憶装置の前記第
２のｎビットカウンタの値が示すエントリ番号にサブル
ーチンからの戻り先アドレスを書き込む手段であり、 前記第１の読み出し手段が前記第２の記憶装置の前記第
１のｎビットカウンタの値が示すエントリから前記第１
の値を読み出す手段であり、前記比較手段が前記第３の
読み出し手段により読み出して得た前記第１の値を前記
第２の値と比較する ことを特徴とする第２項記載のデータ処理装置。

（５）前記第１のステージで処理を終えた全サブルーチ
ンコール命令に対する、前記第２の記憶装置へのサブル
ーチンからの戻り先命令のアドレスの書き込み処理が終
了しているかどうかを検出するサブルーチンコール命令
処理検出手段を備えたことを特徴とする 第１項あるいは第４項記載のデータ処理装置。

（６）命令やデータを格納する第１の記憶装置と、第１
の記憶装置とは異なり、サブルーチンからの戻り先命令
のアドレス値を格納し、２１）個のエントリからなる第
２の記憶装置と、 インクリメントまたはデクリメントの少なくとも一方が
可能で、前記エントリの番号を管理する第１のｎビット
カウンタと、 インクリメントおよびデクリメントの両方が可能で、前
記エントリの番号を管理する第２のｎビットカウンタと
、 前記第２の記憶装置の前記第１のｎビｙ　）カウンタの
値が示すエントリから値を読みだす第１の読み出し手段
と、 前記第２の記憶装置の前記第２のｎビットカウンタの値
が示すエントリから値を読みだす第２の読み出し手段と
、 前記第２の記憶装置の前記第２のｎビットカウンタの値
が示すエントリにサブルーチンからの戻り先命令のアド
レスを書き込む第１の書き込み手段と、 前記第２のｎビットカウンタの値を前記第１のｎビット
カウンタに書き込む第２の書き込み手段と、 を備えることを特徴とするデータ処理装置。

Ｃ７）サブルーチンからの戻り先命令のアドレス値を格
納し、２ｎ個のエントリからなる記憶装置と、インクリ
メントまたはデクリメントの少なくとも一方が可能で前
記エントリの番号を管理する第１のｎビットカウンタと
、 インクリメントおよびデクリメントの両方が可能で、前
記エントリの番号を管理する第２のｎビットカウンタと
、 前記第２の記憶装置の前記第１のｎビットカウンタの値
が示すｎビットカウンタから値を読みだす第１の読み出
し手段と、 前記第２の記憶装置の前記第２のｎビットカウンタの値
が示すｎビットカウンタから値を読みだす第２の読み出
し手段と、 前記第２の記憶装置の前記第２のｎビットカウンタの値
が示すエントリにサブルーチンからの戻り先命令のアド
レスを書き込む第１の書き込み手段と、 前記第２のｎビットカウンタの値を前記第１のｎビット
カウンタに書き込む第２の書き込み手段と、 をＣＰｕ　と同じ単一の集積回路内に備えることを特徴
とするデータ処理装置。

〔発明の効果〕

以上のように、この発明によればサブルーチンコール命
令の戻り先アドレスのみを格納するＰＣスタックを設け
ることにより、サブルーチンリターン命令の分岐処理を
命令実行ステージでの処理に先だって行うことができ、
サブルーチンリターン命令実行によるパイプライン処理
のオーバーヘッドが削減されるので、構性能なデータ処
理装置が得られる効果がある。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のパイプライン処理構
成を示す図、第２図は本発明のデータ処理装置のブロッ
ク図、第３図は本発明のデータ処理装置におけるサブル
ーチンリターン命令の先行分岐処理に特に関係する部分
のブロック図、第４図は本発明のデータ処理装置におけ
るサブルーチンコール命令及びサブルーチンリターン命
令のビント割り付けを示す図、第５図はＢＳＲ命令実行
のフローチャート、第６図はＲＴＳ命令実行のフローチ
ャート、第７図は従来のデータ処理装置の典型的なパイ
プラインステージを示す図である。 （４６）はサブルーチンコール命令の戻り先アドレスの
みを格納するＰＣスタック、（６５）は命令デコードス
テージ以降のステージで処理されているサブルーチンコ
ール命令の数をカウントするＢＳＲカウンタ、（６６）
は命令デコードステージが管理しているＰＣスタック（
４６）のポインタロＰ、　（６７）は命令実行ステージ
が管理しているＰＣスタック（４６）のポインタＥＰで
ある。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　大　　岩　　増　　雄 第７図 Ｗ　　、　　ｆごラント−フィト 手続補正書（自発）

Claims (3)

【特許請求の範囲】
1. （１）第１のステージと第２のステージをもち、命令の
   実効に対して第１のステージでの処理が第２のステージ
   での処理に先行して行われるパイプライン処理により命
   令を処理するデータ処理装置であって、 命令やデータを格納する第１の記憶装置と、サブルーチ
   ンからの戻り先命令のアドレス値を格納する第１の記憶
   装置とは異なる第２の記憶装置と、 サブルーチンからの戻り先アドレスとなる値を前記第１
   の記憶装置に書き込む第１の書き込み手段と、 サブルーチンからの戻り先アドレスとなる値を前記第２
   の記憶装置に書き込む第２の書き込み手段と、 前記第１のステージで制御され、第１の値を前記第２の
   記憶装置から読みだす第１の読み出し手段と、 サブルーチンリターン命令処理時に、サブルーチンから
   の戻り先アドレスとなる第２の値を前記第１の記憶装置
   から読みだす第２の読み出し手段と、 サブルーチンリターン命令処理時に、前記第１の値がサ
   ブルーチンからの戻り先アドレスであるかどうかを判断
   する判断手段と、 前記第１の記憶装置から命令をフェッチする命令フェッ
   チ手段とを備え、 前記命令フェッチ手段が、前記第１の記憶装置の前記第
   １の値の示すアドレスから第１の命令をフェッチする機
   能と、前記第１の記憶装置の前記第２の値の示すアドレ
   スから第２の命令フェッチする機能を備え、 サブルーチンリターン命令処理時に、 前記判断手段が、前記第１の値がサブルーチンからの戻
   り先アドレスであると判断するときは前記第１の命令を
   実行し、 前記判断手段が、前記第１の値がサブルーチンからの戻
   り先アドレスでないと判断するときは前記第２の命令を
   実行する ことを特徴とする。
2. （２）命令やデータを格納する第１の記憶装置と、第１
   の記憶装置とは異なり、サブルーチンからの戻り先命令
   のアドレス値を格納し、２＾ｎ個のエントリからなる第
   ２の記憶装置と、 インクリメントまたはデクリメントの少なくとも一方が
   可能で、前記エントリの番号を管理する第１のｎビット
   カウンタと、 インクリメントおよびデクリメントの両方が可能で、前
   記エントリの番号を管理する第２のｎビットカウンタと
   、 前記第２の記憶装置の前記第１のｎビットカウンタの値
   が示すエントリから値を読みだす第１の読み出し手段と
   、 前記第２の記憶装置の前記第２のｎビットカウンタの値
   が示すエントリから値を読みだす第２の読み出し手段と
   、 前記第２の記憶装置の前記第２のｎビットカウンタの値
   が示すエントリにサブルーチンからの戻り先命令のアド
   レスを書き込む第１の書き込み手段と、 前記第２のｎビットカウンタの値を前記第１のｎビット
   カウンタに書き込む第２の書き込み手段と、 を備えることを特徴とするデータ処理装置。
3. （３）サブルーチンからの戻り先命令のアドレス値を格
   納し、２＾ｎ個のエントリからなる記憶装置と、インク
   リメントまたはデクリメントの少なくとも一方が可能で
   前記エントリの番号を管理する第１のｎビットカウンタ
   と、 インクリメントおよびデクリメントの両方が可能で、前
   記エントリの番号を管理する第２のｎビットカウンタと
   、 前記第２の記憶装置の前記第１のｎビットカウンタの値
   が示すｎビットカウンタから値を読みだす第１の読み出
   し手段と、 前記第２の記憶装置の前記第２のｎビットカウンタの値
   が示すｎビットカウンタから値を読みだす第２の読み出
   し手段と、 前記第２の記憶装置の前記第２のｎビットカウンタの値
   が示すエントリにサブルーチンからの戻り先命令のアド
   レスを書き込む第１の書き込み手段と、 前記第２のｎビットカウンタの値を前記第１のｎビット
   カウンタに書き込む第２の書き込み手段と、 をＣＰＵと同じ単一の集積回路内に備えることを特徴と
   するデータ処理装置。