JPH01217518A - 浮動小数点除算装置 - Google Patents
浮動小数点除算装置Info
- Publication number
- JPH01217518A JPH01217518A JP63042079A JP4207988A JPH01217518A JP H01217518 A JPH01217518 A JP H01217518A JP 63042079 A JP63042079 A JP 63042079A JP 4207988 A JP4207988 A JP 4207988A JP H01217518 A JPH01217518 A JP H01217518A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- divisor
- table information
- approximate
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000010606 normalization Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 239000010985 leather Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮動小数点演算装置に関し、特に、収束型除
算アルゴリズムを用い浮動小数点除算命令を実行するの
に好適な浮動小数点除算装置に閑する。
算アルゴリズムを用い浮動小数点除算命令を実行するの
に好適な浮動小数点除算装置に閑する。
従来、収束型除算アルゴリズムでは、除数および被除数
を正規化し、正規化された除数の上位ビットをアドレス
としてテーブル情報を索引して、近似逆数を得ている。
を正規化し、正規化された除数の上位ビットをアドレス
としてテーブル情報を索引して、近似逆数を得ている。
テーブル情報を参照する論理としては、近代科学社「コ
ンビエータの高速演算方式Ｊ Ｋａｉ Ｈｗａｎｇ著堀
越彌監訳（１９８０） ２５９頁から２６０頁に記載さ
れているように、組合せ論理か読み出し専用メモリを用
いる。テーブル情報の参照アドレスが故ピットの場合、
メモリを用いるより組合せ論理が構成した方が、ハード
ウェアの物量が少なく有利である。しかし、テーブル情
報の参照アドレスが１０ビット前後になると組合せ論理
では複雑になり、物量を無視できなくなり、メモリヲ用
℃・た方が有利である。
ンビエータの高速演算方式Ｊ Ｋａｉ Ｈｗａｎｇ著堀
越彌監訳（１９８０） ２５９頁から２６０頁に記載さ
れているように、組合せ論理か読み出し専用メモリを用
いる。テーブル情報の参照アドレスが故ピットの場合、
メモリを用いるより組合せ論理が構成した方が、ハード
ウェアの物量が少なく有利である。しかし、テーブル情
報の参照アドレスが１０ビット前後になると組合せ論理
では複雑になり、物量を無視できなくなり、メモリヲ用
℃・た方が有利である。
テーブル情報を記憶するメモリとして、高速なメモリを
用いる場合メモリＬ Ｓ ’ｉの種類が限定される。こ
のためテーブル情報容量がメモリＬＳＬのメモリ容量で
割り切れない場合、従来、テーブル情報を記憶できる分
のメモリＬＳＬを用意していた。
用いる場合メモリＬ Ｓ ’ｉの種類が限定される。こ
のためテーブル情報容量がメモリＬＳＬのメモリ容量で
割り切れない場合、従来、テーブル情報を記憶できる分
のメモリＬＳＬを用意していた。
課１
〔発明が解決しようとするｑ ｍ 、Ｑ ）上記従来技
術は、索引するテーブル情報が、数ビットあふれても、
メモリｒ、５ｉ２１個増さなければならないという欠点
があった。近年のＬＳｔの高密度・大規模化、メモリＬ
ＳＬの大容叡化に伴い、Ｌｓｉ１個の増加は、除算装置
として、無視できない欠点となった。
術は、索引するテーブル情報が、数ビットあふれても、
メモリｒ、５ｉ２１個増さなければならないという欠点
があった。近年のＬＳｔの高密度・大規模化、メモリＬ
ＳＬの大容叡化に伴い、Ｌｓｉ１個の増加は、除算装置
として、無視できない欠点となった。
本発明の目的は、テーブル情報がメモリ容量をオーバー
してもＬＳＬを増やすことなく、近似逆以下話全簡略化
するためにテーブル情報として近似逆数を考えるが除数
りに付にする情報なら近似逆数に限らず本発明が適用可
能である。
してもＬＳＬを増やすことなく、近似逆以下話全簡略化
するためにテーブル情報として近似逆数を考えるが除数
りに付にする情報なら近似逆数に限らず本発明が適用可
能である。
一般に除数りより、近似通数を求めるのは、除数Ｄｒデ
ジット正規化、ビット正規化し、最上位ビットを１とし
たＤＮを求め、ＤＮの近似逆数Ｍを求めればよいことが
知られているっＤＮをＤＮ −０，１ｄ２ｄ５ｄ４ｄｓ
（Ｌ４ｄ７ａｓｄｐｄ＋ｏ ｃＬｌｌ ＋＋＋＋□＋＋
＋とすると テ≦ＤＮ ＜ １ となり、ＤＮの逆数ＭＮ−頁は １＜ＭＮ≦２ の値を取り、Ｍを ＋＜Ｍ＜２ に取れば、次の様にして近似逆数Ｍｔ求める論理が作れ
る。
ジット正規化、ビット正規化し、最上位ビットを１とし
たＤＮを求め、ＤＮの近似逆数Ｍを求めればよいことが
知られているっＤＮをＤＮ −０，１ｄ２ｄ５ｄ４ｄｓ
（Ｌ４ｄ７ａｓｄｐｄ＋ｏ ｃＬｌｌ ＋＋＋＋□＋＋
＋とすると テ≦ＤＮ ＜ １ となり、ＤＮの逆数ＭＮ−頁は １＜ＭＮ≦２ の値を取り、Ｍを ＋＜Ｍ＜２ に取れば、次の様にして近似逆数Ｍｔ求める論理が作れ
る。
ＤＮの最大有意ピッ） ａ、 ”” １を除（上位Ａピ
ット（ｄ２ｄｓ・・・ｄＡ＋＋ ） をアドレスとし
て、近似逆数−を格納したメモリを参照し出力の（Ｓｓ
Ｓ２・・・Ｓｔ ）により Ｍ ＝ ｔｓ＋ｓ２・・・・・・Ｓｔ を得る。
ット（ｄ２ｄｓ・・・ｄＡ＋＋ ） をアドレスとし
て、近似逆数−を格納したメモリを参照し出力の（Ｓｓ
Ｓ２・・・Ｓｔ ）により Ｍ ＝ ｔｓ＋ｓ２・・・・・・Ｓｔ を得る。
ここで、近似逆数Ｍは（ａ２ａ、・・・６Ａ＋＋ ）が
決まれば、求められる値であり、除算装置固有の定めら
れた値となり、組合論理で作成可能である。さらに、近
似逆数Ｍの上位ビットＳ１．Ｓ２．・・・、ＳＬ（器≦
ｔ）は、ｄ２ 、ｄ３ 、・・・、 ｄＡ＋＋の論理式
として、簡単に表わされ、必要なゲート教は、わずかで
済む。（例えば、Ａ−１０の場合、Ｓ、は１０ゲート前
後で論理を作れる。） 従って、メモリからあふれたビットについては近似逆数
の上位ピッ）ｌ、あふれたビットｉ分、組合せ論理で作
成することにより、ＬＳＬを増やさずに、近似逆数を求
めることができる。
決まれば、求められる値であり、除算装置固有の定めら
れた値となり、組合論理で作成可能である。さらに、近
似逆数Ｍの上位ビットＳ１．Ｓ２．・・・、ＳＬ（器≦
ｔ）は、ｄ２ 、ｄ３ 、・・・、 ｄＡ＋＋の論理式
として、簡単に表わされ、必要なゲート教は、わずかで
済む。（例えば、Ａ−１０の場合、Ｓ、は１０ゲート前
後で論理を作れる。） 従って、メモリからあふれたビットについては近似逆数
の上位ピッ）ｌ、あふれたビットｉ分、組合せ論理で作
成することにより、ＬＳＬを増やさずに、近似逆数を求
めることができる。
正規化された除数ＤＮより、メモリ参照アドレスｄ２ｄ
ｓ・・・ｄＡ＋＋ ｋ抽出し、組合せ市理により、近似
逆数上位ｔビット、Ｓ＋ ｌｓ２１ＳＩ ｌ・・・、Ｓ
ｉｆ作成する。一方、ｄ２ｄ、・・・ｄＡ＋ｓ ｋアド
レスとして、近似逆数下位Ｃｔ−ｉ ）ピッ［−格納し
ているメモリを参照し、Ｓｉ＋１． Ｓｉ＋２． Ｓｉ
＋ｓ 、・・・°・’＋Ｓｔ全得、近似逆数Ｍ ＝ Ｌ
５Ｉ８２・・−Ｓｔを求める。
ｓ・・・ｄＡ＋＋ ｋ抽出し、組合せ市理により、近似
逆数上位ｔビット、Ｓ＋ ｌｓ２１ＳＩ ｌ・・・、Ｓ
ｉｆ作成する。一方、ｄ２ｄ、・・・ｄＡ＋ｓ ｋアド
レスとして、近似逆数下位Ｃｔ−ｉ ）ピッ［−格納し
ているメモリを参照し、Ｓｉ＋１． Ｓｉ＋２． Ｓｉ
＋ｓ 、・・・°・’＋Ｓｔ全得、近似逆数Ｍ ＝ Ｌ
５Ｉ８２・・−Ｓｔを求める。
以下、本発明の一実例を第１図によシ説明する。
第１図は、本発明による浮動小数点除算装置のブロック
図で、１，２は、命令のオペランドがセットされる被除
数レジスタ、除数レジスタ、３，４は、オペランドの仮
数部の最上位に０のデジットがな（なるまで仮数部を上
位に詰めるデジット正規化回路、５はデジット正規化さ
れた除数を最上位に０のビットがなくなるまで仮数部を
上位に詰め、近似逆数を求めるためのメモリ参照アドレ
スを作成するビット正規化回路、６はアドレスレジスタ
、７はアドレスよシ近似逆数の上位２ビツトを作成する
回路、８は、近似逆数の下位１８ビツトと格納している
テーブル、９は近似逆数上位２ピット作成回路７および
近似逆数下位１８ビツトテーブル８よシ出力される近似
逆数を保持するデ−タレジスタ、１０は、デジット正規
化回路５゜４より出力される正規化された被除数、除数
およびデータレジスタ９より出力される近似逆数を収束
型除算アルゴリズムにより除算を実行する除算器、１１
は除算器１０の出力がセットされる除算結果レジスタで
ある。
図で、１，２は、命令のオペランドがセットされる被除
数レジスタ、除数レジスタ、３，４は、オペランドの仮
数部の最上位に０のデジットがな（なるまで仮数部を上
位に詰めるデジット正規化回路、５はデジット正規化さ
れた除数を最上位に０のビットがなくなるまで仮数部を
上位に詰め、近似逆数を求めるためのメモリ参照アドレ
スを作成するビット正規化回路、６はアドレスレジスタ
、７はアドレスよシ近似逆数の上位２ビツトを作成する
回路、８は、近似逆数の下位１８ビツトと格納している
テーブル、９は近似逆数上位２ピット作成回路７および
近似逆数下位１８ビツトテーブル８よシ出力される近似
逆数を保持するデ−タレジスタ、１０は、デジット正規
化回路５゜４より出力される正規化された被除数、除数
およびデータレジスタ９より出力される近似逆数を収束
型除算アルゴリズムにより除算を実行する除算器、１１
は除算器１０の出力がセットされる除算結果レジスタで
ある。
浮動小数点除算命令実行開始時除数レジスタ２にセット
された除数は、デジット正規化されて、除算器１０に供
給されるとともに、ピット正規化回路５へ供給され、近
似逆数を求めるためのメモリ参照アドレスが作られる。
された除数は、デジット正規化されて、除算器１０に供
給されるとともに、ピット正規化回路５へ供給され、近
似逆数を求めるためのメモリ参照アドレスが作られる。
本実施例では、アドレス全１０ビツト、近似逆数ｉ２０
ビットとしておシ、近似逆数の上位２ビツトをアドレス
より作成している。第２図は、近似逆数上位２ビツトと
、アドレス、近似逆数との対応を示したものである。第
３図は、第１図の７゜８を詳細にしたものであり、ｄ２
ｄ、・・・＋ｉ１１のアドレスによシ近似逆数下位１８
ビットテーブルを参照し、ＳＲ、Ｓ４．・・・、 Ｓ２
０を求めるとともに、第２図のアドレスと近似逆数上位
２ビツトの対応に従い、近似逆数上位２ビット作成回路
で、Ｓｌ、８２に作成し、近似逆数１．５ＩＳ２・・・
８２Ｇを求めている。
ビットとしておシ、近似逆数の上位２ビツトをアドレス
より作成している。第２図は、近似逆数上位２ビツトと
、アドレス、近似逆数との対応を示したものである。第
３図は、第１図の７゜８を詳細にしたものであり、ｄ２
ｄ、・・・＋ｉ１１のアドレスによシ近似逆数下位１８
ビットテーブルを参照し、ＳＲ、Ｓ４．・・・、 Ｓ２
０を求めるとともに、第２図のアドレスと近似逆数上位
２ビツトの対応に従い、近似逆数上位２ビット作成回路
で、Ｓｌ、８２に作成し、近似逆数１．５ＩＳ２・・・
８２Ｇを求めている。
本発明によれば、除数に付随するテーブル情報が、メモ
リ容量をオーバーしても、Ｌｓｉ１個増やすことな（、
わずかなゲート数増加で、テーブル情報を求めることが
でき、ハードウェア物量の低減に効果がある。
リ容量をオーバーしても、Ｌｓｉ１個増やすことな（、
わずかなゲート数増加で、テーブル情報を求めることが
でき、ハードウェア物量の低減に効果がある。
第１図は、本発明の一実施例の浮動小数点除算装置のブ
ロック図、第２図は、近似逆数テーブル参照アドレス、
近似逆数と、近似逆数上位２ビツトの対応を示す説明図
、第３図は、第１図、７゜８を詳細に示した説明図であ
る。 ７・・・近似逆数上位２ビット作成回路。 ゛こ） 革１図 第 ２ 図 第 ３ ロ
ロック図、第２図は、近似逆数テーブル参照アドレス、
近似逆数と、近似逆数上位２ビツトの対応を示す説明図
、第３図は、第１図、７゜８を詳細に示した説明図であ
る。 ７・・・近似逆数上位２ビット作成回路。 ゛こ） 革１図 第 ２ 図 第 ３ ロ
Claims (1)
- １、除数および被除数の仮数部を正規化し、除数の上位
ｋビットをアドレスとして、除数に付随するテーブル情
報をビット（ｔ≧１）を格納したメモリを参照、除数の
近似逆数を得て、正規化された被除数と前記除数の近似
逆数を掛けることにより商を求める収束型除算アルゴリ
ズムを用いる浮動小数点除算装置において、除数に付随
するテーブル情報のｉビット（０≦ｉ≦ｔ）を正規化さ
れた除数の上位ｋビットより作成するテーブル情報作成
回路と、残り（ｔ−ｉ）ビットのテーブル情報を格納し
たメモリを設け、除数に付随するテーブル情報を、正規
化された除数の上位ｋビットを前記テーブル情報作成回
路に入力して、テーブル情報のｉビットを得、また、（
ｔ−ｉ）ビットのテーブル情報を格納したメモリを参照
して得た残り（ｔ−ｉ）ビットのテーブル情報と合わせ
て、除数に付随するテーブル情報を求めることを特徴と
した浮動小数点除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042079A JPH01217518A (ja) | 1988-02-26 | 1988-02-26 | 浮動小数点除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042079A JPH01217518A (ja) | 1988-02-26 | 1988-02-26 | 浮動小数点除算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217518A true JPH01217518A (ja) | 1989-08-31 |
Family
ID=12626045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63042079A Pending JPH01217518A (ja) | 1988-02-26 | 1988-02-26 | 浮動小数点除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013080798A1 (ja) | 2011-11-30 | 2013-06-06 | 富士フイルム株式会社 | 光拡散性転写材料、光拡散層の形成方法、有機電界発光装置、及び有機電界発光装置の製造方法 |
-
1988
- 1988-02-26 JP JP63042079A patent/JPH01217518A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013080798A1 (ja) | 2011-11-30 | 2013-06-06 | 富士フイルム株式会社 | 光拡散性転写材料、光拡散層の形成方法、有機電界発光装置、及び有機電界発光装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6138135A (en) | Propagating NaNs during high precision calculations using lesser precision hardware | |
| US4941120A (en) | Floating point normalization and rounding prediction circuit | |
| US6647404B2 (en) | Double precision floating point multiplier having a 32-bit booth-encoded array multiplier | |
| US5631859A (en) | Floating point arithmetic unit having logic for quad precision arithmetic | |
| US6233597B1 (en) | Computing apparatus for double-precision multiplication | |
| JP3418460B2 (ja) | 倍精度除算回路および方法 | |
| JPH07104778B2 (ja) | 浮動小数点数演算処理装置 | |
| JPH02294820A (ja) | 浮動小数点数演算処理装置および演算処理方法 | |
| JP2520569B2 (ja) | 浮動小数点数の指数計算における引数縮小を行うための装置 | |
| US5301139A (en) | Shifter circuit for multiple precision division | |
| US6941334B2 (en) | Higher precision divide and square root approximations | |
| JPS6125245A (ja) | 丸め処理回路 | |
| US4996660A (en) | Selection of divisor multipliers in a floating point divide circuit | |
| US5721697A (en) | Performing tree additions via multiplication | |
| US6519621B1 (en) | Arithmetic circuit for accumulative operation | |
| JPS6227412B2 (ja) | ||
| US7016930B2 (en) | Apparatus and method for performing operations implemented by iterative execution of a recurrence equation | |
| JPH04270415A (ja) | 高性能加算器 | |
| JPH01217518A (ja) | 浮動小数点除算装置 | |
| JPH0820942B2 (ja) | 高速乗算器 | |
| JPS6133539A (ja) | 浮動小数点演算装置 | |
| JP3096574B2 (ja) | 倍精度乗算を実行する方法及び演算装置 | |
| JPS59106043A (ja) | パイプライン演算回路 | |
| Ren et al. | Design of a 16-bit CMOS divider/square-root circuit | |
| US20030172100A1 (en) | Calculating a sum of numbers using an overflow counter in an environment exceeded by the numbers in bit-size |