JPH01209734A - 半導体回路チップの実装方法 - Google Patents
半導体回路チップの実装方法Info
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- JPH01209734A JPH01209734A JP63035667A JP3566788A JPH01209734A JP H01209734 A JPH01209734 A JP H01209734A JP 63035667 A JP63035667 A JP 63035667A JP 3566788 A JP3566788 A JP 3566788A JP H01209734 A JPH01209734 A JP H01209734A
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- material film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、ＬＳＩチップの電極パッドをパッケージある
いは回路基板の電極パッドに機械的並びに電気的に接続
する実装方法に関するものであって、ＬＳＩ製造業種の
みならずＬＳＩを使用する全ての製造業種に係わる。
いは回路基板の電極パッドに機械的並びに電気的に接続
する実装方法に関するものであって、ＬＳＩ製造業種の
みならずＬＳＩを使用する全ての製造業種に係わる。
（ロ）従来の技術
ＬＳＩは高集積化を遂げていくと共に、特にゲーアレー
やスタンダードセルを設計製造するＡＳＩＣ分舒で顕著
であるように、多数ピン化の方向にある。その結果、Ｌ
ＳＩチップの電極バッドとパッケージの電極パッドとの
接続法の主流であったワイヤーボンデング法にも限界が
近付きつつある。フラットパッケージやビングリッドア
レイ（ＰＧＡ）等のパッケージでは、１６０ビンから２
００ビン以上のピン数のものが実用化されているが、ワ
イヤーボンデング法では、リードフレームの厚さの制約
やワイヤーの長さの制約の為に２００ビン程度の接続が
限界とされている。
やスタンダードセルを設計製造するＡＳＩＣ分舒で顕著
であるように、多数ピン化の方向にある。その結果、Ｌ
ＳＩチップの電極バッドとパッケージの電極パッドとの
接続法の主流であったワイヤーボンデング法にも限界が
近付きつつある。フラットパッケージやビングリッドア
レイ（ＰＧＡ）等のパッケージでは、１６０ビンから２
００ビン以上のピン数のものが実用化されているが、ワ
イヤーボンデング法では、リードフレームの厚さの制約
やワイヤーの長さの制約の為に２００ビン程度の接続が
限界とされている。
一方、ＬＳＩを使用する回路実装分野ではこの実装のコ
ンパクト化が推進されており、回路基板にＬＳＩチップ
を直付けすることの要求が強まっている。これを実現す
る方法としては従来からテープ上に予め接続材料をパタ
ーン化して装着しておきこれを自動実装するＴ Ａ Ｂ
（ｔａｐＱａｕｔｏｍａｔａｄｂｏｎｄｉｎｇ ）法
や半田ずけで実装基材上に直付けするフリップチップ法
が提案され一部実用化されている。またＴＡＢ法はＬＳ
Ｉチップとパッケージとの接続にも採用するべく開発が
進められている。
ンパクト化が推進されており、回路基板にＬＳＩチップ
を直付けすることの要求が強まっている。これを実現す
る方法としては従来からテープ上に予め接続材料をパタ
ーン化して装着しておきこれを自動実装するＴ Ａ Ｂ
（ｔａｐＱａｕｔｏｍａｔａｄｂｏｎｄｉｎｇ ）法
や半田ずけで実装基材上に直付けするフリップチップ法
が提案され一部実用化されている。またＴＡＢ法はＬＳ
Ｉチップとパッケージとの接続にも採用するべく開発が
進められている。
更にこれら以外にも、特にＬＳＩチップと回路基板との
接続法として、導電性ペーストを用いる方法、導電製ゴ
ムフネクタを用いる方法があるが、多数の電極パッドを
持つものでは実用化に至っていない。
接続法として、導電性ペーストを用いる方法、導電製ゴ
ムフネクタを用いる方法があるが、多数の電極パッドを
持つものでは実用化に至っていない。
以上に説明した従来方法に就いては、１９８７年９月７
日発行の日経エレクトロニクス［Ｎｏ、 ４２９ ］の
記事ｒ大容量メモリの実装にＳＯＪやＺＩＰ、Ｓ！Ｐが
深く浸透、高密度実装に必須、に詳しい。
日発行の日経エレクトロニクス［Ｎｏ、 ４２９ ］の
記事ｒ大容量メモリの実装にＳＯＪやＺＩＰ、Ｓ！Ｐが
深く浸透、高密度実装に必須、に詳しい。
（ハ）発明が解決しようとする課題
以上の如き従来の半導体回路チップの実装方法の内、Ｔ
ＡＢ法は実用化きれているものの、４００ピン程度が限
界であり、またこの方法ではバンブと称される突起形状
の電極パッドを形成する必要があるため工程数の増加、
製造コスト高を招く危惧があった。またフリップチップ
法に於てもＬＳＩチップ上に半田バンブの微細化が困難
であり、その形成にも複雑な工程が必要となる。
ＡＢ法は実用化きれているものの、４００ピン程度が限
界であり、またこの方法ではバンブと称される突起形状
の電極パッドを形成する必要があるため工程数の増加、
製造コスト高を招く危惧があった。またフリップチップ
法に於てもＬＳＩチップ上に半田バンブの微細化が困難
であり、その形成にも複雑な工程が必要となる。
即ち、これら従来の半導体回路チップの実装方法では、
実装工程が複雑である為に数百ピン以上の多数ピン化に
限界があった。
実装工程が複雑である為に数百ピン以上の多数ピン化に
限界があった。
従って、本発明は簡単な工程で１０００ピン以上の多数
ピン化対応を可能とする半導体回路チップの実装方法を
実現することを目的とする。
ピン化対応を可能とする半導体回路チップの実装方法を
実現することを目的とする。
（ニ）課題を解決するための手段
本発明の半導体回路チップの実装方法は、電極パッドが
設けられた半導体回路チップ上に有機導電性高分子材料
膜を形成した後、半導体回路チップの電極領域以外の有
機導電性高分子材料膜を絶縁体化し、残存した有機導電
性高分子材料を導電性接着剤として半導体回路チップの
電極パッドと実装基材の電極パッドとを接着するもので
ある。
設けられた半導体回路チップ上に有機導電性高分子材料
膜を形成した後、半導体回路チップの電極領域以外の有
機導電性高分子材料膜を絶縁体化し、残存した有機導電
性高分子材料を導電性接着剤として半導体回路チップの
電極パッドと実装基材の電極パッドとを接着するもので
ある。
（ホ）作用
本発明の半導体回路チップの実装方法によれば有機導電
性高分子材料膜が半導体回路チップ上に形成され、該膜
の電極パッド領域を残して、例えばリソグラフィー的な
露光技法により絶縁体化するだけで、電極パッド上に残
存した有機導電性高分子材料膜を導電性接着剤として利
用でき、これにより半導体回路チップの電極パッドと実
装基材の電極パッドとの接続が可能となる。
性高分子材料膜が半導体回路チップ上に形成され、該膜
の電極パッド領域を残して、例えばリソグラフィー的な
露光技法により絶縁体化するだけで、電極パッド上に残
存した有機導電性高分子材料膜を導電性接着剤として利
用でき、これにより半導体回路チップの電極パッドと実
装基材の電極パッドとの接続が可能となる。
（へ）実施例
第１図に示す様にＬＳＩチップ（１）を回路基板（１０
）に実装してモジュール化する場合について本発明の半
導体回路チップの実装方法を第２図の工程図を参照して
以下に説明する。
）に実装してモジュール化する場合について本発明の半
導体回路チップの実装方法を第２図の工程図を参照して
以下に説明する。
第２図（ａ）のＬＳＩチップ（１）は多数、例えば１０
００個の電極パッド（２）（２）〜がその表面に形成さ
れており、表面上のパシベーション（３）から各電極パ
ッド（２）（２）〜が露出している。
００個の電極パッド（２）（２）〜がその表面に形成さ
れており、表面上のパシベーション（３）から各電極パ
ッド（２）（２）〜が露出している。
このＬＳＩチップ（１）上に有機導電性高分子材料膜（
４）を膜厚１０μｍ程度でスピンナー塗布して形成し、
第２図（ｂ）に示す如く電極パッド（２）（２）〜領域
以外の有機導電性高分子材料膜（４）をリソグラフィー
的な手法で露光（Ｐ）を行う、この時の有機導電性高分
子材料膜（４）としては、例えばテトラチアフルバレン
と臭素の錯体（ＴＴＦ”Ｂ ｒ−０，７６）のような高
導電性錯体で電子ビーム又は遠赤外線によって絶縁体化
されるものが使用される。従って、第２図（ｂ）で露光
された有機導電性高分子材料膜（４）は、第２図（ｃ）
に示す如く、電極パッド（２）（２）〜領域以外の箇所
が絶縁体化（５）される。
４）を膜厚１０μｍ程度でスピンナー塗布して形成し、
第２図（ｂ）に示す如く電極パッド（２）（２）〜領域
以外の有機導電性高分子材料膜（４）をリソグラフィー
的な手法で露光（Ｐ）を行う、この時の有機導電性高分
子材料膜（４）としては、例えばテトラチアフルバレン
と臭素の錯体（ＴＴＦ”Ｂ ｒ−０，７６）のような高
導電性錯体で電子ビーム又は遠赤外線によって絶縁体化
されるものが使用される。従って、第２図（ｂ）で露光
された有機導電性高分子材料膜（４）は、第２図（ｃ）
に示す如く、電極パッド（２）（２）〜領域以外の箇所
が絶縁体化（５）される。
第１図のＬＳＩチップ（１）は第２図（Ｃ）までで得ら
れた状態のものであって、これを回路基板（１０）に実
装する時には、ＬＳＩチップ（１）をテトラヒドラフラ
ン（ＴＨＦ）のような溶剤に浸漬させておく。
れた状態のものであって、これを回路基板（１０）に実
装する時には、ＬＳＩチップ（１）をテトラヒドラフラ
ン（ＴＨＦ）のような溶剤に浸漬させておく。
斯して回路基板（１０）に対して溶剤が付着したＬＳＩ
チップ（１）を位置合わせして圧着する事により、第２
図（ｄ）に示す如く、ＬＳＩチップ（１）の電極バッド
（２）（２）〜と回路基板（１０）の電極パッド（２０
）（２０）〜とを残存した有機導電性高分子材料膜（４
）（４）〜を介して対向せしめ、上記溶剤によって接着
剤化された有機導電性高分子材料膜（４）により回路基
板（１０）とＬＳＩチップ（１）との機械的な接続と両
電極バッド（２）（２０）間の電気的な接続を行う。
チップ（１）を位置合わせして圧着する事により、第２
図（ｄ）に示す如く、ＬＳＩチップ（１）の電極バッド
（２）（２）〜と回路基板（１０）の電極パッド（２０
）（２０）〜とを残存した有機導電性高分子材料膜（４
）（４）〜を介して対向せしめ、上記溶剤によって接着
剤化された有機導電性高分子材料膜（４）により回路基
板（１０）とＬＳＩチップ（１）との機械的な接続と両
電極バッド（２）（２０）間の電気的な接続を行う。
尚、この時の溶剤としては有機導電性高分子材料膜（４
）に充分な接着力を与えるために有機導電性高分子材料
膜（４）が適度に膨潤するものが選択され、一方、圧着
の際の圧力は、回路基板（１０）の電極パッド（２０）
（２０）〜の形状やその表面状態にも依存するが、信頼
度の高い接続状態が得られる様に適宜設定されるべきで
ある。また、この圧着の際に加熱することにより、接着
作業の短縮が図れる。
）に充分な接着力を与えるために有機導電性高分子材料
膜（４）が適度に膨潤するものが選択され、一方、圧着
の際の圧力は、回路基板（１０）の電極パッド（２０）
（２０）〜の形状やその表面状態にも依存するが、信頼
度の高い接続状態が得られる様に適宜設定されるべきで
ある。また、この圧着の際に加熱することにより、接着
作業の短縮が図れる。
この様な実装構造は、有機導電性高分子材料膜（４）の
絶縁体化（５）によって残存した有機導電性高分子材料
膜（４）を完全にしかも精度よく微細に分離独立させる
ことができており、１００個７１ｍｍ’程度の電極パッ
ド（２）（２）〜の高密度配置に対してもこれらの短絡
や断線の危惧は無い。
絶縁体化（５）によって残存した有機導電性高分子材料
膜（４）を完全にしかも精度よく微細に分離独立させる
ことができており、１００個７１ｍｍ’程度の電極パッ
ド（２）（２）〜の高密度配置に対してもこれらの短絡
や断線の危惧は無い。
以上の説明に於ては、実装基材として回路基板（１０）
を例示したが、これに限られることなく、例えばフラッ
トパッケージなどのパッケージ類であってもよい。
を例示したが、これに限られることなく、例えばフラッ
トパッケージなどのパッケージ類であってもよい。
（ト）発明の効果
本発明の半導体回路チップの実装方法によれば有機導電
性高分子材料膜の成膜と露光処理の追加だけで半導体回
路チップを製造でき、簡単な作業でこのチップをパッケ
ージあるいは回路基板に直付けすることができる。しか
も電極パ・ノドの接続密度が半導体製造の露光技術にの
み依存するので多数の電極パッドを備えた半導体回路チ
・ノブの実装が可能となる。
性高分子材料膜の成膜と露光処理の追加だけで半導体回
路チップを製造でき、簡単な作業でこのチップをパッケ
ージあるいは回路基板に直付けすることができる。しか
も電極パ・ノドの接続密度が半導体製造の露光技術にの
み依存するので多数の電極パッドを備えた半導体回路チ
・ノブの実装が可能となる。
第１図は本発明の半導体回路チップの実装方法示す模式
斜視図、第２図（ａ）乃至（ｄ）本発明の半導体回路チ
ップの実装方法の工程を示す断面図である。 （１）・・・ＬＳＩチップ、 （２）（２０）・・・電
極パッド。 （４）・・・有機導電性高分子材料膜、（５）・・・絶
縁体。 （１０）・・・回路基板。
斜視図、第２図（ａ）乃至（ｄ）本発明の半導体回路チ
ップの実装方法の工程を示す断面図である。 （１）・・・ＬＳＩチップ、 （２）（２０）・・・電
極パッド。 （４）・・・有機導電性高分子材料膜、（５）・・・絶
縁体。 （１０）・・・回路基板。
Claims (1)
- （１）半導体回路チップの電極パッドを実装基材の電極
パッドに機械的並びに電気的に接続する実装方法であっ
て、電極パッドが設けられた半導体回路チップ上に有機
導電性高分子材料膜を形成した後、半導体回路チップの
電極領域以外の有機導電性高分子材料膜を絶縁体化し、
残存した有機導電性高分子材料を導電性接着剤として半
導体回路チップの電極パッドと実装基材の電極パッドと
を接着する事を特徴とした半導体回路チップの実装方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035667A JPH01209734A (ja) | 1988-02-18 | 1988-02-18 | 半導体回路チップの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035667A JPH01209734A (ja) | 1988-02-18 | 1988-02-18 | 半導体回路チップの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209734A true JPH01209734A (ja) | 1989-08-23 |
Family
ID=12448226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035667A Pending JPH01209734A (ja) | 1988-02-18 | 1988-02-18 | 半導体回路チップの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277276A (ja) * | 2004-03-26 | 2005-10-06 | Matsushita Electric Ind Co Ltd | 電子デバイス実装構造体およびその製造方法 |
-
1988
- 1988-02-18 JP JP63035667A patent/JPH01209734A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277276A (ja) * | 2004-03-26 | 2005-10-06 | Matsushita Electric Ind Co Ltd | 電子デバイス実装構造体およびその製造方法 |
| JP4686994B2 (ja) * | 2004-03-26 | 2011-05-25 | パナソニック株式会社 | 電子デバイス実装構造体 |
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