JPH01209141A - ヘッド駆動ｉｃ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、多階調記録可能な画像プリンタの階調制御に
関するもので、コンピュータグラフィック分野、ＶＴＲ
やステイルビデオカメラ等のビデオシステム分野のハー
ドコピー装置等に広く応用できるヘッド駆動ＩＣに間す
るものである。

従来の技術 従来、多階調記録の可能な画像プリンタには、記録ドツ
ト数の多少で中間調を表現する面積階調方式と、記録エ
ネルギや時間により一画素内での濃度や面積を制御する
濃度階調方式と、両者を組み合わせたものとに分けられ
る。

面積階調方式は、一画素を複数のドツトで構成するもの
で、−画素内で階調を表現することが難しい熱溶融転写
方式、インクジェット方式、電子写真方式等のプリンタ
で用いられている。

濃度階調方式としては、近年、写真ライクな高画質ハー
ドコピーを実現する方法として注目されている染料イン
クを用いた熱昇華転写方式がある。

この方式は、発熱素子への印加エネルギを変調すること
により濃度階調による階調記録ができるものである。ま
た、熱溶融転写方式でも、記録材料やヘッド発熱体の形
状の工夫により一画素内での階調記録が可能な方式が提
案されている。これらの記録方式はヘッドに与える印加
電力のパルス輻を段階的に変化させることにより、印加
電力を可変し記録濃度を制御している（特開昭５９−０
９１７７２号公報）。

また、面積階調と濃度階調を併用したものもある（例え
ば特開昭６２−８８４７６号公報）。

発明が解決しようとする課題 しかしながら従来の面積階調方式で画像の階調数を上げ
るためには、ラインヘッドのドツト面積を小さくして、
一画素を構成するドツト数を多くしなければならず、こ
のため、単位長さ当りのドツト数を多くした高密度のラ
インヘッドが必要となり、製造コストおよび実装コスト
が非常に高くなる。また、副走査の記録ライン数も増加
するため記録時間が長くなる。そして、用紙送りの精度
もドツトと同様の精度が要求され、メカ製造の面からも
難しくなる。非常に小さなドツトを安定に記録再現させ
ることは困難で、思うように階調数を増加させることが
出来ないという問題を有している。

一方、濃度階調方式は、同一ドツトを階調数に応じた回
数だけ印字出力することにより画素毎の通電時間を制御
しているため、記録階調数を上げるためには、駆動回路
やメモリの速度に対する要求が厳しくなるとともに、実
際的な駆動回路やメモリの速度の制限から記録時間も長
くなる。そのため、思うように階調数を増加させられな
いという問題を有している。

また、面積階調と濃度階調を併用した方式でも、面積階
調に比べると、マトリクスサイズが小さくなるためライ
ンヘッドのドツト数は少なくなるが、画素毎の記録特性
のバラツキの少ないラインヘッドが必要になる。濃度階
調と比べると、画素毎の記録特性のバラツキに間しては
有利だがラインヘッドのドツト数は多くなる。現実に解
像度と記録特性のバラツキとの両立するラインヘッドは
やはり高価である。また、受像紙の表面性や転写紙の厚
み等の点から、ドツトの面積を小さくすると一画素内で
の面積階調や濃度階調特性が悪化するため、やはり思う
ように階調数を増加させられないという問題を有してい
た。

本発明は、これらの問題点に鑑みて、通電時間制御の機
能をヘッド駆動ＩＣに内蔵させることにより、高解像度
で高階調の記録を高速に行なうことを目的としている。

課題を解決するための手段 本発明は、上記課題を解決するため、一画素あたりにビ
ットで構成された一画素の階調情報を記憶しシリアルに
読み出すラインバッファと・画素毎の通電時間を計数す
るにビットの階調カウンタと、ラインバッファの階調情
報と階調カウンタの計数値を比較するにビットの比較手
段と、この比較出力を直並列変換するｍビットの第１の
シフトレジスタと、この第１のシフトレジスタの出力を
記憶するｍビットのラッチと、このラッチの出力により
一画素の記録体を通電駆動するｍ個のドライバとを備え
、階調記録機能を有する構成となっている。

作用 本発明は、上記した構成により直接入力された多値の画
像情報に対応して画素毎の通電時間の制御を行なうもの
である。入力された画像情報をＩＣ内部のラインバッフ
ァに貯え、このラインバッファに記憶されたにビットの
階調データを、一画素分連続して読み出し、比較手段に
よりＮ調カウンタの値と比較することにより各画素のオ
ン、オ　　フを表わす１ビツトのデータに変換し、第１
のシフトレジスタへシリアル転送する。

階調カウンタの値は、一画素分のデータがラインバッフ
ァから１度読み出される度にカウントアツプするため、
比較手段の出力は、小さな階調のデータから順にオフに
なっていく。

したがって、第１のシフトレジスタで直並列変換されラ
ッチされたデータは画素毎に２　段階のパルス幅制御が
行なわれたものになる。これらのデータは、ｍ個のドラ
イバにより電流増幅され各記録体を通電駆動する。

本発明によるヘッド駆動ＩＣは、一画素分の駆動を受は
持つため、実際にラインヘッドを構成するためには、複
数のヘッド駆動ＩＣを用いることになる。したがって、
ヘッド駆動ＩＣの個数分同時処理を行なうことになり、
記録時間はラインヘッドの画素数に左右されず非常に高
速の記録が可能になる。

実施例 本発明の第１の実施例について図を用いて説明する。

第１図は、本発明のヘッド駆動ＩＣのブロック図である
。

尚、以下の実施例はすべて、ｍが３２、ｋ＝８、ライン
ヘッドの画素数が１０２４画素の場合について述べる。

第１図において、２はラインヘッドをドライブする３２
個のドライブ回路、３はドライブ回路２に対応する３２
ビツトのラッチ、４はラッチ３に対応する３２ビツトの
第１のシフトレジスタ、５は３２画素分の階調データを
記憶する８ビツト幅のラインメモリ、６はラインメモリ
５に５ビツトのアドレスを与え３２画素分のデータをシ
リアルに送出させるアドレスカウンタ、８は３２画素分
のデータを読み出した後ＳＴＢ信号によりカウントアツ
プする８ビツトの階調カウンタ、９は階調カウンタ８の
出力とラインメモリ５の８ビツトデータを比較し第１の
シフトレジスタ４にシリアルデータを送出するコンパレ
ータである。

第２図は、本発明の一実施例のヘッド駆動ＩＣを用いて
構成したヘッド駆動回路を示すものである。

ｌは１０２４画素の記録体を有するラインヘッド、２０
は第１図に示す本実施例のヘッド駆動ＩＣ５１１は５ビ
ツトのアドレスから３２本の信号にデコードするデコー
ダである。

本実施例では、ラインヘッド１は１０２４画素であり、
ヘッド駆動ＩＣ２０は３２画素の駆動を受は持つから、
ラインヘッド１の全画素を駆動するためにはヘッド駆動
ＩＣ２０は３２個必要である。８ビツトのデータバス、
ＩＯビットのアドレスバスの内の下位５ビツト、クロッ
ク信号（ＣＬＫ）、アドレスカウンタ６と階調カウンタ
８の初期化信号（ＣＬＲ）、およびラッチ信号（ＳＴＢ
）は、全てのヘッド駆動ＩＣに共通に入力され、アドレ
ス入力（Ａｉｎ）の上位５ビツトは、デコーダ１１によ
り３２ビツトのセレクト信号にデコードされ、各ヘッド
駆動ＩＣ２０のＣＥ大入力与えられる。

上記回路構成により、３２個使用するヘッド駆動ＩＣ２
０の中のラインメモリ５は、１０２４画素のラインメモ
リに拡張され、データバスとアドレスバスを通じて８ビ
ツト２５６階調のデータをランダムアクセスできる。

次に、ヘッド駆動ＩＣ２０内の動作について説明する。

ラインメモリ５に書き込まれている８ビツトのデータは
、アドレスカウンタ６により与えられる５ビツトのアド
レスにより３２画素分連続で読み出される。アドレスカ
ウンタ６が一巡し、ラインメモリ５の内容が全て読み出
されると、ＳＴＢ信号により第１のシフトレジスタ４に
貯えられたデータをラッチ３に記憶すると同時に階調カ
ウンタ８の出力をカウントアツプし、再度ラインメモリ
５の内容を最初から読み出す。

ラインメモリ５の出力と階調カウンタ８の出力は、コン
パレータ９で大小比較され出力ｇにはラインメモリ５の
出力が階調カウンタ８の出力より大きいときのみ”１″
が第１のシフトレジスタ４に送られる。

つまり、第３図のＴにあたる周期を階調カウンタ８の段
数できまる２５６回繰返して記録を行なう訳であり、そ
の時ラインメモリ５からは毎周期同じデータが読み出さ
れている。しかし、１周期毎に階調カウンタ８の値が増
加してゆくので、コンパレータ９の出力ｇは、ラインメ
モリ５の出力が階調カウンタ８の値以下になったものか
ら”θ″になってゆく。したがって、ラッチ３の出力は
ラインメモリ５０対応するデータに比例して、最小分解
能Ｔて２５６段階にパルス幅をコントロールできる。

第３図は、本実施例のタイムチャートである。

ＢＯからＢ７は階調カウンタ８の出力であり、ＨＯから
Ｈ３１はシリアルデータＣの内、各々の画素に対応する
データを抜き出して図示している。

したがって、各周期Ｔの閏のＨＯからＨ３１を縦に見て
ゆくと、シリアルデータＣになる。

画素Ｏに記録する階調が６の場合、ｂが０ならＨＯは、
周期Ｏから周期５の６Ｔの閏１になり、画素Ｏに対して
パルス幅６Ｔで記録を行なう。ｂが１の場合はパルス幅
７Ｔになる。同様に画素１は階調０１画素２は階調１５
、画素２５５は階調１３の場合を図示している。

本実施例では、１０２４画素のラインヘッド１を３２個
のヘッド駆動ＩＣ２０で同時に記録を行なえるため、従
来例と比べ少なくとも３２倍に高速化できる。現実には
、ラインメモリ５をＩＣ内に持っているため、配線や外
部のバス駆動のための遅延も少ないため、さらに高速化
が可能である。

次に、本発明の他の実施例について説明する。

第４図は、本発明の他の実施例のヘッド駆動ＩＣのブロ
ック図である。

第４図において、２はドライブ回路、３はラッチ、４は
第１のシフトレジスタ、８は階調カウンタ、９はコンパ
レータであり、７は３２画素分の階調データを記憶する
８ビツト幅の第２のシフトレジスタ、１０は第２のシフ
トレジスタ７の８ビツトの入力にＤｉｎと第２のシフト
レジスタ７の出力Ｄｏｕｔを選択する選択器である。第
２のシフトレジスタ７にデータをセットする場合、選択
器１０は入力にＤｉｎを選択し、データを読み出す場合
は、人力にＤｏｕｔを選択し、第２のシフトレジスタ７
の入出力をリング状に接続したリングバッファを構成す
る。

第５図は、本発明のヘッド駆動ＩＣを用いて構成したヘ
ッド駆動回路で、１はラインヘッド、２１は第４図に示
すヘッド駆動ＩＣである。

本実施例では、ラインヘッド１は１０２４画素であり、
ヘッド駆動ＩＣ２１は３２画素の駆動を受は持つから、
ラインヘッド１の全画素を駆動するためにはヘッド駆動
ＩＣ２１は３２個必要である。８ビツトのデータは、最
初のヘッド駆動ＩＣ２１の入力に与えられ、出力は次の
ヘッド駆動ＩＣ２１の入力に与えられる。同様にして、
ヘッド駆動ＩＣ２１の中の第２のシフトレジスタ７は、
３２個分縦続に接続され、全体で８ビツト幅１０２４画
素のシフトレジスタを構成する。

選択手段１０の人力（ＳＥＬ）、クロック信号（ＣＬＫ
）、階調カウンタ８の初期化信号（ＣＬＲ）、およびラ
ッチ信号（ＳＴＢ）は、全てのヘット駆動ＩＣに共通に
入力される。

上記回路構成により、各ＩＣのＳＥＬをＤｉｎに設定す
ると８ビツト２５６階調のデータを１０２４画素分シリ
アルに書き込むことができる。

次に、第２のシフトレジスタ７は選択器１ｏにより入出
力を接続すると、ＣＬＫにより３２画素周期で同じデー
タを何度も読み出すことができる。

第２のシフトレジスタ７が３２画素分連続で読み出し一
巡したとき、ＳＴＢ信号を与えることにより第１のシフ
トレジスタ４に貯えられたデータをラッチ３に記憶する
と同時に階調カウンタ８の出力をカウントアツプし、再
度第２のシフトレジスタ７の内容を最初から読み出す。

第２のシフトレジスタ７の出力と階調カウンタ８の出力
は、コンパレータ９で大小比較され出方Ｃには第２のシ
フトレジスタ７の出力が階調カウンタ８の出力より大き
いときのみ１が第１のシフトレジスタ４に送られる。

つまり、第３図のＴにあたる周期を階調カウンタ８の段
数できまる２５６回繰返して記録を行なう訳であり、そ
の時ラインメモリ５からは毎周期同じデータが読み出さ
れている。しかし、１周期毎に階調カウンタ８の値が増
加してゆくので、コンパレータ９の出力Ｃは、ラインメ
モリ５の出力が階調カウンタ８の値以下になったものか
らＯになってゆく。したがって、ラッチ３の出力はライ
ンメモリ５の対応するデータに比例して、最小分解能Ｔ
で２５６段階にパルス幅をコントロールできる。

本実施例では、１０２４画素のラインヘッドｌを３２個
のヘッド駆動ＩＣ２１で同時に記録を行なえるため、従
来例と比べ少なくとも３２倍に高速化できる。現実には
、ラインメモリを本来高速なシフトレジスタにより構成
しているため、ＩＣ外のＲＡＭを用いたものと比べると
さらに数倍の高速化が可能である。

また、本実施例は、ＲＡＭを用いたものに比へて、ＩＣ
を構成するゲート数も少なく構成できる。

本実施例では、全ての信号を正論理としているが、コン
パレータの比較条件を変えれば、負論理で構成すること
もできる。

発明の効果 本発明は、上記構成のプリンタ用ヘッド駆動ＩＣを用い
ることにより、プリンタ装置にとってｌラインの記録を
行なうためには、１ライン分の階調データを階調数にか
かわらずに一度だけラインヘッドに転送すれば良いため
極めて短時間ですむ。

記録に間しては、ヘッド駆動ＩＣは、通常１個で３２な
いし６４画素の駆動を担当し、数１０個で１ラインを構
成しているため、通電パルス幅の制御は、数１０個のヘ
ッド駆動ＩＣが各々担当の画素群に対して同時に処理で
きる。したがって、記録時間は、従来に比べてＩＣの個
数分の１になる。また、従来のラインメモリからヘッド
駆動ＩＣへの転送に比べて、全ての処理が同一チップ内
で行なわれるため、さらに高速になる。

また、ラインヘッドの画素数が増えれば比例して同時処
理の多重度が増すため、記録時間はラインヘッドの画素
数に左右されず、画素数の多い高解像度の画像が高速に
記録できるようになる。さらに、記録速度の点から従来
行なえなかった階調数の非常に多い画像の記録が可能に
なるため、解像度が高く、階調性のよい高画質の画像を
高速で記録するプリンタ装置を簡単に構成することがで
きる。

【図面の簡単な説明】

第１図および第２図は、本発明の第１の実施例における
ヘッド駆動ＩＣとこのＩＣを用いて構成されたヘッド駆
動回路のブロック図、第３図は同タイミングチャート、
第４図および第５図は、本発明の他の実施例におけるヘ
ッド駆動ＩＣとこのＩＣを用いて構成されたヘッド駆動
回路のブロック図である。 １・・・ラインヘッド、２・・・ドライブ回路、３・・
・ラッチ、４・・・第１のシフトレジスタ、５・・・ラ
インメモリハ　６・・・アドレスカウンタ、７・・・第
２のシフトレジスタ、８・・・階調カウンタ、９・・・
コンパレータ、１０・・・選択器、１１・・・デョーダ
、２０．２１・・・ヘッド駆動ＩＣ。

Claims (1)

【特許請求の範囲】
1. 一画素あたりｋビットで構成されたｍ画素の階調情報を
   記憶しシリアルに読み出すラインバッファと、画素毎の
   通電時間を計数するｋビットの階調カウンタと、前記ラ
   インバッファの階調情報と前記階調カウンタの計数値を
   比較するｋビットの比較手段と、この比較出力を直並列
   変換するｍビットの第１のシフトレジスタと、この第１
   のシフトレジスタの出力を記憶するｍビットのラッチと
   、このラッチの出力によりｍ画素の記録体を通電駆動す
   るｍ個のドライバとを備えたヘッド駆動ＩＣ。