JPH01206687A - 電子回路基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電子回路基板に関するものであり、特に、
基板上に銅メッキとスパッタリング等によって複数のコ
ンデンサを形成した電子回路基板に関するものである。

［従来の技術］ 従来の電子回路基板に於て、例えばハイブリッドＩＣ基
板は厚膜ペースト印刷によって配線パターン、電極及び
抵抗体等が設けられている。そして、所定の電極位置へ
チップコンデンサやトランジスタ等をハンダ付して電子
回路基板を形成していた。

前記従来のチップコンデンサは別紙添付の第１０図に示
すように、銀パラジウム（Ａｇ−Ｐｄ）　等テ形成した
端子電極（ＩＸＩ）に夫々電極板（２）（２）・・・を
突設し、チタン酸バリウム（３）を介して相互に積層し
て形成していた。そして、基板（４）上に設けられた電
極（５）（５）へ前記端子電極（１）（１）の下面をハ
ンダ付して固着していた。

［発明が解決しようとする課題］ 前述した従来のチップコンデンサは、夫々の電極板（２
Ｘ２）・・・間が５０〜６０μｍであり、厚みが大であ
った。依って、大容量のコンデンサを形成する場合は、
電極板（２Ｘ２）・・・の面積を拡大するか或は電極板
（２）＜２）・・・の積層枚数を増加させねばならず、
コンデンサが大型になるという問題点があった。

而も、前記チタン酸バリウム（３）の表面は微細な凹凸
があり、稀にピンホールが発生した場合は裏面側と導通
して電気的短路が生じることがあった。。

又、チタン酸バリウム（３）を焼成しであるので、空　
□気中の水分が含浸してコンデンサの特性が悪化する虞
れを有していた。そして、前記基板（４）へ１個ずつチ
ップコンデンサをハンダ付けするために、組立時間の短
縮化が困難であるという欠陥があった。そこで、この発
明はコンデンサを組込んだ電子回路基板を提供すること
を目的とする。

［課題を解決するための手段］ この発明は、上記目的に鑑み、これを達成せんとして提
案せられたものであり、基数上の所定位置に複数の電極
及び抵抗層を設け、配線パターンが形成された回路基板
であって、前記回路基板の所定の電極位置へスパッタリ
ング等によって複数個の誘電体の薄膜層を形成し、更に
、その表面へ銅メッキにて導電層を設けた後エツチング
により所定の電極及び配線パターンを形成し、前記夫々
の誘電体の薄膜層を挾持する電極間に静電容量を発生さ
せ、複数のコンデンサを形成したことを特徴とする電子
回路基板を提供せんとするものである。

［作用］ この発明は、配線パターンが形成された回路基板の所定
の電極位置へ、部分的なスパッタリング等によって複数
個の誘電体の薄膜層を設ける。そして、前記基板の表面
に導電層を設けて、エツチングにより夫々の薄膜層の上
部に所定の電極及び配線パターンを形成する。斯くして
、この誘電体の薄膜層を挾持する夫々の電極間に静電容
量が発生し、而も、夫々の電極の面積を任意に変えてお
けば、種々の容量値を有するコンデンサを形成できる。

依って、従来の電子回路基板に於ける多数のチップコン
デンサのハンダ付処理が不要となり、同一工程で多数の
異なった容量値を有するコンデンサが設けられた電子回
路基板を形成することが可能である。

［実施例］ 以下、この発明の一実施例を別紙添付図面に従つて詳述
する。−第１図はＶＴＲ等に使用される低周波増幅回路
を示したもので、入力端子００）と出力端子０υとの間
にトランジスタ（Ｔｒｌ）　（Ｔｒ２）　（Ｔｒ３）を
設けである。電源端子（ゆから前記トランジスタ（Ｔｒ
ｌ）　（Ｔｒ２）　（Ｔｒ３）の夫々のベース側へ、バ
イアス抵抗（Ｋｌ）　（Ｒ２）、（Ｒ６）（Ｒ７）、（
ｌｊｌｌ）　（Ｉｌｊ１２）を接続してあり、且つ、夫
々のコレクタ側ヘコレクタ負荷抵抗（Ｒ３）　（Ｈ）　
（Ｒ１＋）を接続しである。文、前記トランジスタ（Ｔ
ｒｌ）　（Ｔｒ２）　（Ｔｒ３）の夫々のエミッタ側に
はを接続すると共に、バイパスコンデンサ（Ｃ２ＨＣ４
）（Ｃ５）　（Ｃ？）を接続して夫々アース端子（ｌ■
に接地されている。そして、各トランジスタ（Ｔｒｌ）
　（’Ｔｒ２’）　（’Ｔｒ３）はコンデンサ（ＣＩ）
　（Ｃ３）（ＣＢ）　（ＣＢ）で結合しである。

第２図は、前記低周波増幅回路の初段部の電子回路基板
（ロ）を示したものであり、ベース基板ＯＣ；）上に設
けられた電源側の配線パターン（ｌ→には抵抗（ｋｌ）
　（Ｒ３）が接続され、且つ、アース側の配線パターン
（ロ）には抵抗（Ｒ２）　（Ｒ５）が接続されている。

前記抵抗（１）（１？２）間にはコンデンサ（Ｃ，Ｉ）
が設けられてトー区− ランジスタ（Ｔｒｌ）のべ一文（Ｂ）に接続され、該コ
ンデンサ（ＣＩ）の他方の端子は前記入力端子θ０）へ
配線しである。又、前記抵抗（Ｒ３）はトランジスタ（
Ｔｒｌ）のコレクタ（Ｃ）へ接続すると共に、コンデン
サ（Ｃ３）を介して次段のトランジスタ（Ｔｒ２）へ配
線しである。そして、トランジスタ（Ｔｒｉ）のエミッ
タ（Ｅ）は抵抗（Ｒ４）を介して前記抵抗（Ｒ５）へ接
続すると共に、コンデンサ（Ｃ２）を介してアース側の
配線パターン（酌へ接続しである。

次に、第３図（匈（ハ）乃至第６図（→（ハ）に従って
、当該電子回路基板（ゆの製造法について説明する。尚
、各図（功は夫々平面を示し、各図（ハ）は夫々第２図
Ａ−Ａ線の縦断面を示すものである。第３図（→（ハ）
に於て、ベース基板（１ツの材質としては酸化アルミ（
Ａｌ２Ｏ２）のセラミック基板を使用するを可とする。

然し、特に之に限定せられるべきではなく他の′材質の
ものであってもよい。そして、所定位置に銀パラジウム
（Ａｇ−Ｐｄ）等の電極（日（ニー・・を印刷し、電源
側の配線パターン（ＩＥ）及びアース側の配線パターン
（ロ）をメッキ及びエツチング処理にて形成−〇− する。そして、第４図（（至）（ハ）に示すように、前
記電極（日（日・・・間に酸化ルテニウム（ＲｕＯ２）
を印刷し、焼成して抵抗（Ｒ１）　（ＩＩ！２）　（Ｒ
３）　（Ｒ４）　（ｌｊ５）を形成する。斯くして、配
線パターン（＋６）（ｒ６、電極（日（日・・・及び抵
抗（Ｉｊｌ）　（ｌｊ２）・・・・・・等を有した回路
基板（呻が成形される。尚、厚膜印刷によるハイブリッ
ドＩＣ基板にてこの回路基板（０）を成形してもよい。

そして、第５図（ａ）（ハ）の如く、回路基板（時の所
定の電極位置へ高純度（９９，９％）の酸化アルミ（Ａ
ｌ２Ｏ２）をスパッタリングして、数μｍの誘電体の薄
膜層（イ）（２＋）Ｇ！２１を設ける。更に、該回路基
板（鋳の表面へ銅メッキにて導電層（図示せず）を設け
た後エツチングによって不要部分を除去して、第６図（
ａ）（ハ）の如く電極＠に）・・・を形成する。斯くし
て、前記電極（ト）と電極（２）とが交差して重合した
部位間に、誘電体の薄膜層（イ）ＱＯ＠が挾持され、双
方の電極間に静電容量が発生してコンデンサ（ＣＩ）　
（Ｃ２）　（Ｃ３）が形成される。然るのち、トランジ
スタ（Ｔｒｌ）等の能動素子をハンダ付すれば、第２図
に示した電子回路基板（ゆが成形されるのである。尚、
前記高純度の酸化アルミ（Ａ１２０３）を所定の電極位
置へスパッタリングするにあたって、第７図及び第８図
に示すように、所定の位置に孔（２）に）・・・が開穿
された金属製のマス゛り板（ハ）を前記回路基板（ハ）
へ当接し、第８図中矢印にて示す如く、該マスク板（ト
）を介して前記酸化アルミ（’Ａ　１２０３　）をスパ
ッタリングすれば、誘電体の薄膜層の位置決めを極あて
容易に為すことができる。

而して、本実施例は叙述せる如き構成に係わるものであ
るから、スパッタリングにて所定の位置へ任意の面積の
誘電体の薄膜層（イ）Ｇ！ＩＸＩを設けることができる
。依って、電極（日（イ）間に発生する静電容量は、回
路の定数に従って個別に設定できる。

このため従来のチップコンデンサが不要となり、ハンダ
付の工数を著しく低減することができる。

而も、前期誘電体の薄膜層（イ）Ｇ２＋）＠は極めて薄
くすることができ、小型で大容量のコンデンサを形成す
ることが可能である。更に、第９図（（至）（ハ）（Ｃ
）に示すような連結基板（１）に複数個の電子回路基板
（ゆ（ロ）・・・を同一工程で一成型し、スナップライ
ンＱｆ）Ｇ！７）・・・を切欠すれば多数の電子回路基
板（ロ）（１４）・・・を同時に形成することができる
。

尚、前述のスパッタリング工程に際して、第１０図に示
すように予め所定位置へチタン酸バリウム層（ト）を印
刷焼成にて形成しておき、その表面にスパッタリング処
理を行って誘電体の薄膜層（イ）を設けてもよい。然る
のち第２の電極（１）を形成すれば、従来型より大容量
のコンデンサが得られ、而もスパッタリングによって前
記チタン酸バリウム層（イ）の表面が平滑となり、ピン
ホール等によ乞電気的短絡を防止することができる。

［発明の効果］ この発明は、上記一実施例に詳述したように、スパッタ
リング等によって、誘電体の薄膜層を設けているため、
電極間を極めて薄く形成でき、大容量の静電容量値を有
したコンデンサを生成することができる。前記誘電体の
薄膜層を夫々適宜に設定すれば、回路の定数に従って異
なる容量値のコンデンサが設定でき、同一工程で回路基
板上の全てのコンデンサを形成できる。依って、従来の
チップコンデンサが不要となり、ハンダ付処理を著しく
減少させてコストダウンに寄与できる。又、スパッタリ
ング等にて形成された誘電体の薄膜層表面は極めて平滑
となり、ピンホール等の発生する虞れが防止でき、且つ
、電極間に電気的短絡が生じる憂いがなくなる。依って
、歩留まりを良好にして信頼性が向上される等正に諸種
の効果を奏する発明である−０ 尚、この発明の実施例は叙述せる如き構成を有するもの
であるが、この発明の精神を逸脱しない範囲に於て′、
種々の改変を為すことができ、そして、この発明がそれ
に及ぶことは当然である。

【図面の簡単な説明】

第１図乃至第９図は本発明の一実施例を示したものであ
る。第１図は低周波増幅回路図、第２図は電子回路基板
の要部平面図である。第３図（ａ）（ハ）乃至第６図（
ａ）（ハ）は電子回路基板の製造手順を示したもので、
夫々各図（→は要部平面図、各図（ハ）は第２図Ａ、−
Ａ線の縦断面図である。第７図は回路基板及びマスク板
の斜面図、第８図は同縦断面図、第９図（ａ）は連結基
板の平面図、第９図（ハ）は同正面図、第９図（Ｃ）は
同側面図である。第１０図は他の実施例を示した要部縦
断面図である。第１１図は従来例を示したものであり、
チップコンデンサを基板へ取付けた状態を示す要部縦断
面図である。 （ロ）・・・・・・電子回路基板　０軒・・・・・ベー
ス基板（ＩＦ５（ロ）・・・配線パターン　（ト）＠（
１）・・・・・・電極（ハ）・・・・・・回路基板　　
（イ）（２１）＠に）・・・誘電体の薄膜層（ｌｊｌ）
〜（Ｒ１３）・・・・・・抵抗（ＣＩ）〜（ＣＢ）・・
・・・・・・・コンデンサ特許　出願人　　ミツミ電機
株式会社

Claims (1)

【特許請求の範囲】
1. 基板上の所定位置に複数の電極及び抵抗層を設け、配線
   パターンが形成された回路基板であつて、前記回路基板
   の所定の電極位置へスパッタリング等によって複数個の
   誘電体の薄膜層を形成し、更に、その表面へ銅メッキに
   て導電層を設けた後エッチングにより所定の電極及び配
   線パターンを形成し、前記夫々の誘電体の薄膜層を挾持
   する電極間に静電容量を発生させ、複数のコンデンサを
   形成したことを特徴とする電子回路基板。